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연세대 23-2 기초아날로그실험 A+4주차 예비보고서2025.01.031. Operational Amplifier (Op-amp) Operational Amplifier(Op-amp)는 두 개의 입력 단자(Vn과 Vp)와 1개의 출력 단자(VO), 그리고 출력 전압을 제한하는 ±전원으로 구성된 아날로그 회로 소자입니다. Op-amp는 증폭, 비교, 적분, 미분 등 다양한 응용 회로에 사용되며, 이번 실험에서는 Op-amp의 개념과 응용 회로의 종류를 이해하고 pspice 시뮬레이션을 통해 Op-amp 응용 회로를 설계 및 실습하며, 실제 회로를 구성하여 시뮬레이션 결과와 비교하며 Op-amp 사용법을...2025.01.03
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(22년) 중앙대학교 전자전기공학부 전자회로설계실습 결과보고서 8. MOSFET Current Mirror 설계2025.04.301. 단일 Current Mirror 구현 및 측정 10V의 Power Supply 전압을 인가하고 단일 MOS Current Mirror 회로를 구현해 transistor M1, M2의 VGS1, VGS2, VDS1, VDS2를 측정하고 IO와 IREF를 계산하였다. 측정 결과 VGS1, VGS2, VDS1, VDS2의 오차율은 각각 5.53%, 5.96%, 5.96%, 13.76%로 매우 낮아 PSPICE 시뮬레이션 결과와 거의 일치했고 IO, IREF 또한 오차율 9.75%, -2.24%로 PSPICE 시뮬레이션 결과와 거의 ...2025.04.30
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인하대 VLSI 설계 5주차 Multiplexer2025.05.031. Multiplexer Multiplexer는 2개의 입력 신호 중 하나를 선택하여 출력으로 내보내는 게이트 회로입니다. 입력 신호의 개수에 따라 2:1 Mux, 4:1 Mux, 8:1 Mux 등으로 구분됩니다. 이번 실습에서는 2:1 Mux와 4:1 Mux의 레이아웃 작성, netlist 작성 및 시뮬레이션을 수행하였습니다. 2. 2:1 Multiplexer 2:1 Multiplexer는 2개의 입력 단자(IN1, IN2)와 1개의 출력 단자(OUT), 그리고 선택 신호(SEL)로 구성됩니다. SEL이 0이면 IN1이 출력되고...2025.05.03
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한양대 Verilog HDL 12025.05.041. Verilog HDL Verilog는 IEEE 1364로 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. VHDL과 다르게 순차적으로 작동하지 않고 clock에 따라 동시 동작하기 때문에 동시성을 표현할 수 있습니다. Verilog HDL은 Behavioral, Data flow, Structural 레벨로 나뉘며 각각 장단점이 있어 목적에 맞게 사용해야 합니다. 2. AND Gate AND gate의 Verilog 코드를 작성하고 시뮬레이션을 통해 입출력 값이 AND gate의 Truth table과 일치하...2025.05.04
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vsim 시뮬레이션 Mental Health Case Randy Adams 모듈개요 및 의사소통 분석2025.04.301. Mental Health Case: Randy Adams 28세 남자 환자 Randy Adams는 약 2주 전 자동차 사고로 뇌진탕을 겪었습니다. 사고 후 의식을 잃고 혼란스러운 상태로 24시간 동안 관찰되었습니다. 신경과와 행동 건강 의뢰를 받았으며, 주요 증상으로는 두통, 빛과 소음에 대한 민감도, 집중력 저하, 기억력 저하, 수면 부족, 불안 등이 있습니다. 진단명은 외상성 뇌손상으로 인한 PTSD입니다. 간호사는 환자와의 의사소통을 통해 증상을 평가하고 PTSD 선별검사, Mini-Cog 평가 등을 실시하였습니다. 또한...2025.04.30
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논리회로설계실험 9주차 counter설계2025.05.151. Ripple counter (D flip flop) Ripple counter의 기본 구조는 D flip flop을 이용하는 것이다. 출력 값 OUT[3:0]은 0000에서 시작하여 clk의 positive edge마다 2진수 1씩 증가하는 형태로 변화한다. 이를 통해 structural modeling으로 ripple counter를 구현할 수 있다. 2. Ripple counter (JK flip flop) JK flip flop을 이용한 ripple counter의 경우, 가장 왼쪽의 JK flip flop에서 OUT[0...2025.05.15
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인하대 VLSI 설계 Microprocessor 프로젝트 결과보고서2025.05.031. Microprocessor Microprocessor는 컴퓨터의 산술논리연산기로 컴퓨터 중앙 처리 장치인 CPU의 기능을 통합한 집적 회로이다. 레지스터, 산술 논리 장치, 제어 장치 등 연산 장치와 제어 장치를 1개의 작은 실리콘 칩에 집약한 처리장치를 의미한다. Memory로부터 명령어와 Data를 읽고 이를 해독해서 주어진 일을 수행한다. 정해진 명령에 따라 레지스터 연산, 산술 연산, 논리 연산 등을 수행하며 명령어를 조합하여 특정 알고리즘으로 프로그래밍함으로써 원하는 연산 결과를 얻을 수 있다. 2. SRAM SRAM...2025.05.03
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BJT 3-BJT Amplifier_결과레포트2025.01.121. Small Signal Parameters 분석 실험을 통해 BJT 단자의 전압에 따른 Common Emitter 회로의 출력을 이해하고, AC Signal을 인가했을 때 이론적으로 출력 파형을 예측하고 실험적으로 확인하였다. 시뮬레이션과 실험에서 구한 Small Signal Parameters를 비교한 결과, 10% 이내의 오차율을 보여 실험이 성공적이었음을 알 수 있었다. 다만 가변저항을 정확히 맞추지 못한 것이 오차의 원인으로 분석되었다. 2. Common Emitter Amplifier 실험 1에서 구한 β와 실험 2에...2025.01.12
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디지털시스템설계실습_HW_WEEK102025.05.091. FSM Detector 이번 과제를 통해 FSM Detector를 구현해보는 시간이었습니다. Testbench에서 1101 sequency를 포함하는 input x '011011011110111' sequency를 생성하여 그 결과를 확인했습니다. FSM 모듈은 위의 input을 감지하고 그에 따라 1을 출력하는 것을 알 수 있었습니다. 그리고 이 과정을 분석하면서 Detector의 원리도 이해할 수 있었습니다. 2. Verilog Code 과제에서는 FSM_Detector 모듈을 Verilog로 구현하고, Test Bench...2025.05.09