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논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15
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FPGA를 활용한 스위치 인터페이스 실험 보고서2025.12.161. Verilog HDL 코딩 FPGA 설계를 위한 Verilog HDL 언어를 사용하여 스위치 인터페이스 회로를 구현하는 과정을 다룬다. NOT 게이트를 이용한 논리 연산, 4개 스위치 입력을 8비트로 확장하는 코드 수정, 그리고 주석을 통한 동작 상태 설명이 포함되어 있다. 각 단계별로 완성된 코드와 수정된 코드를 제시하며 실험의 진행 과정을 명확히 보여준다. 2. ModelSim 시뮬레이션 Verilog HDL로 작성된 코드의 동작을 검증하기 위해 ModelSim 시뮬레이션 도구를 활용한다. Testbench 코드를 작성하여...2025.12.16
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논리회로설계실험 10주차 up down counter설계2025.05.151. Moore machine Moore machine의 가장 큰 특징은 output이 current state에 의해서만 결정된다는 것이다. 이러한 특징을 이용하여 3-bit up-down counter를 Moore machine-style diagram으로 그려보았다. 오른쪽의 diagram과 같이 current state에 의해서만 output이 결정되는 Moore machine-style diagram이 그려진다. Input으로 reset, mode가 필요하며, output으로는 next_state가 필요하다. S0부터 S7...2025.05.15
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논리회로설계실험 8주차 register 설계2025.05.151. 8-bit register 이번 실습에서는 8-bit register와 8-bit shift register를 structural modeling으로 구현하였습니다. 8-bit register는 입력 신호 IN[7:0]을 클럭 엣지에서 출력 신호 OUT[7:0]으로 그대로 전달하는 기능을 합니다. 또한 리셋 신호 RST가 1일 때 출력을 0으로 초기화합니다. 실험 결과 behavioral modeling과 structural modeling의 출력이 일치하여 8-bit register가 정상적으로 작동함을 확인하였습니다. 2....2025.05.15
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Verilog HDL을 활용한 순차논리회로 구현 실험2025.12.161. D 플립플롭의 비동기/동기 제어 D 플립플롭에서 비동기 preset과 clear는 클록 신호와 무관하게 즉시 작동하여 신속한 리셋을 제공하지만 예측 불가능한 결과를 초래할 수 있다. 반면 동기 preset과 clear는 클록의 positive edge에서만 작동하여 안정성과 예측 가능성을 제공한다. 비동기 방식은 긴급 리셋이 필요한 경우에, 동기 방식은 일반적인 설계에서 선호된다. 2. 동기 카운터 설계 및 구현 16-bit up counter는 CLK의 positive edge에서 카운트값이 업데이트되며, CLR 신호로 초기...2025.12.16
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논리회로설계실험 9주차 counter설계2025.05.151. Ripple counter (D flip flop) Ripple counter의 기본 구조는 D flip flop을 이용하는 것이다. 출력 값 OUT[3:0]은 0000에서 시작하여 clk의 positive edge마다 2진수 1씩 증가하는 형태로 변화한다. 이를 통해 structural modeling으로 ripple counter를 구현할 수 있다. 2. Ripple counter (JK flip flop) JK flip flop을 이용한 ripple counter의 경우, 가장 왼쪽의 JK flip flop에서 OUT[0...2025.05.15
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논리회로설계실험 7주차 Flip flop 설계2025.05.151. JK Flip Flop 이번 실험에서는 Behavioral modeling과 Structural modeling 방법으로 JK flip flop을 구현하였습니다. JK flip flop은 SR flip flop과 유사하지만, 입력이 (1, 1)인 경우 출력 Q와 Q_BAR가 서로 토글되는 특징이 있습니다. 코드 구현 시 이 부분을 반영하였고, Modelsim 시뮬레이션을 통해 정상 작동을 확인하였습니다. 2. T Flip Flop T flip flop은 입력 T가 1일 때 출력이 토글되고, T가 0일 때 이전 출력을 유지하는 ...2025.05.15
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논리회로설계실험 2주차 XNOR gate 설계2025.05.151. XNOR Gate 이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드를 구현하는 3가지 방식인 Behavioral modeling, Gate-level modeling, Dataflow modeling을 이용하여 XNOR gate를 구현하는 것이다. XNOR gate는 A와 B가 서로 같은 값일 때 TRUE, 즉 1을 Output으로 출력한다. Boolean expression으로는 A⊙B = AB + A'B'로 나타낼 수 있다. 3가지 모델링 방식으로 XNOR gate...2025.05.15
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논리회로설계실험 4주차 MUX 설계2025.05.151. 4:1 MUX 4:1 MUX는 4개의 입력 a, b, c, d와 2개의 선택 입력 s1, s0, 그리고 하나의 출력으로 구성되어 있다. 선택 입력 s1, s0의 조합에 따라 4개의 입력 중 하나가 출력으로 선택된다. 이를 Karnaugh map과 Boolean 식으로 표현할 수 있으며, Verilog를 이용하여 dataflow modeling과 gate-level modeling으로 구현할 수 있다. 2. 1:4 DEMUX 1:4 DEMUX는 1개의 입력과 2개의 선택 입력 s1, s0, 그리고 4개의 출력으로 구성되어 있다....2025.05.15
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FPGA를 활용한 스위치 인터페이스 설계2025.12.161. 스위치 채터링 및 디바운싱 스위치를 누르거나 뗄 때 접점이 여러 번 붙었다 떨어지는 채터링 현상이 발생한다. 이는 스위치 상태 전환 시 짧은 순간에만 발생하며, 디바운싱 회로를 통해 특정 시간 동안 입력을 무시하도록 설계하여 제거할 수 있다. 이 방법으로 채터링으로 인한 변화를 무시하고 안정적인 신호를 유지할 수 있다. 2. 엣지 검출 및 Verilog 구현 엣지 검출은 신호의 상승 엣지와 하강 엣지를 감지하는 기술이다. Verilog에서 두 개의 레지스터를 사용하여 신호를 지연시키고, 현재 값과 이전 값을 비교하여 PosEd...2025.12.16