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시프트 레지스터 카운터 FPGA 구현 예비레포트2025.12.201. Verilog HDL IEEE 1364로 표준화된 베릴로그는 전자 회로 및 시스템 설계에 사용되는 하드웨어 기술 언어입니다. C 언어와 유사한 문법을 가지고 있으며 'if', 'while' 등의 제어 구조를 지원합니다. 다만 블록 구분에 Begin과 End를 사용하고 시간 개념이 포함되어 있어 일반 프로그래밍 언어와 차이가 있습니다. 회로 설계, 검증, 구현 등 다양한 용도로 활용됩니다. 2. Module과 Instance 베릴로그 module은 HDL의 기본 기술 단위로, 프로그래밍 언어의 함수처럼 재사용 가능한 코드 조각입...2025.12.20
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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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논리회로및실험 레포트2025.01.181. Clock Control Block Clock Control Block은 50 MHz의 오실레이터와 표시부, 클럭 제어부로 구성되어 있습니다. 사용자가 Clock Control Switch를 이용하여 16개의 클럭을 선택할 수 있으며, 7-Segment와 LED를 통해 현재 FPGA 디바이스 모듈로 공급되는 클럭 값과 주파수 대역을 확인할 수 있습니다. 또한 FPGA 디바이스 모듈에 별도의 오실레이터를 장착하여 사용할 수 있습니다. 2. 7-Segment Array 4개의 7-Segment가 하나로 구성된 7-Segment L...2025.01.18
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유한상태머신 기반 신호등 설계 및 구현2025.12.121. Finite State Machine (FSM) FSM은 유한한 개수의 구분되는 상태를 가지는 시스템으로, 한 번에 하나의 상태만 가질 수 있으며 상태 전환은 순식간에 이루어진다. 현재 상태와 입력에 따라 다음 상태가 결정되는 구조이며, 상태 간의 전환을 전이(transition)라고 부른다. State diagram을 통해 시각적으로 표현되며, 상태를 나타내는 원과 상태 전환 경로를 보여주는 선으로 구성된다. 2. Mealy Machine과 Moore Machine Mealy Machine은 입력과 현재 상태에 의해 출력이 ...2025.12.12
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반도체의 최신 기술 동향: AI 반도체와 시스템 반도체2025.11.181. AI 반도체 기술 AI 반도체는 학습과 추론 등 AI 기술에 필요한 연산을 위해 특화된 고성능 반도체로, 인공지능 서비스 구현에 필요한 대규모 연산을 고성능·고전력효율로 실행합니다. 기술 유형으로는 GPU, FPGA, ASIC, 뉴로모픽 등이 있으며, 각각 특정 목적에 최적화되어 있습니다. 차세대 기술로는 NPU(신경처리장치), PIM(메모리 내 처리), 뉴로모픽 반도체 등이 개발 중입니다. 2. 시스템 반도체 vs 메모리 반도체 시스템 반도체는 정보 처리 기능이 주 역할로, 연산, 제어, 변환, 가공 등 폭넓은 역할을 수행합...2025.11.18
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2022-1 연세대 기초디지털실험 게임 프로젝트 결과보고서2025.12.191. 디지털 그래픽 렌더링 및 스프라이트 구현 2차원 스프라이트 이미지를 RGB 팔레트 색상으로 픽셀 단위로 구현하여 게임 캐릭터, 배경, UI 요소를 디스플레이에 렌더링. 1280x720 해상도의 디스플레이에 9개의 스프라이트 컴포지터 모듈을 생성하여 sprite_hit 신호로 색상 출력을 제어. 각 스프라이트의 로컬 파라미터 크기와 좌표 범위를 정확히 일치시켜 오류 없는 렌더링 구현. 2. 게임 로직 및 상태 관리 시스템 3개 스테이지로 구성된 게임 구조 구현. 스테이지1은 5개, 스테이지2는 9개, 스테이지3은 5개의 적기 배...2025.12.19
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FPGA를 이용한 LED 및 FND 구동 실험 보고서2025.12.161. 클럭 분주기(Clock Divider) rcnt 레지스터 값을 검사하여 500 이상이면 0으로 리셋하고 clkout을 반전시키는 방식으로 구현. 테스트벤치를 통해 1MHz 입력 클럭을 1kHz로 분주하는 것을 확인. 한 사이클이 10^-3s로 측정되어 1kHz 출력 주파수 달성. 2. 4비트 카운터(4-bit Counter) 클락의 상승 엣지마다 1씩 증가하는 카운터 구현. 500ns 주기로 clk 신호를 반전시키는 테스트벤치 작성. 웨이브폼 분석 결과 클락 입력마다 정확히 1씩 증가하는 4비트 카운터 동작 확인. 3. 7세그...2025.12.16
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한양대 Verilog HDL 32025.05.041. Verilog HDL 이 프레젠테이션은 Verilog HDL의 Blocking과 Non-Blocking 구문에 대해 설명하고 있습니다. Blocking 구문은 순차적으로 실행되는 반면, Non-Blocking 구문은 동시에 실행됩니다. 이번 실험에서는 Non-Blocking 구문을 사용하여 60초 기준으로 1초마다 FPGA Starter Kit가 변하는 Verilog 코드를 설계하고 실행해보았습니다. 7-segment decoder, Multiple digit 7-segments, 60second clock 모듈을 구현하고 이...2025.05.04
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. HDL을 사용해 설계할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 모듈 단위로 설계하며, Behavioral level, Data Flow level, St...2025.05.01
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. Verilog HDL을 사용하면 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 주로 Data Flow level과 Structural level을 이용한 설계를 사용...2025.05.01
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