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논리회로설계실험 6주차 D Latch 설계2025.05.151. D Latch 이번 실습의 목표는 D Latch를 Behavioral modeling, Dataflow modeling, Gate-level modeling, 그리고 Structural modeling으로 구현하는 것입니다. D Latch의 기본적인 구조와 작동 방식을 이해하고, 이를 바탕으로 다양한 모델링 방법을 통해 D Latch를 구현하였습니다. 이를 통해 논리회로 설계에 대한 이해도를 높일 수 있었습니다. 2. Schematic 설계 D Latch의 schematic을 두 가지 방법으로 그려보았습니다. 첫 번째는 log...2025.05.15
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디지털시스템설계실습_HW_WEEK102025.05.091. FSM Detector 이번 과제를 통해 FSM Detector를 구현해보는 시간이었습니다. Testbench에서 1101 sequency를 포함하는 input x '011011011110111' sequency를 생성하여 그 결과를 확인했습니다. FSM 모듈은 위의 input을 감지하고 그에 따라 1을 출력하는 것을 알 수 있었습니다. 그리고 이 과정을 분석하면서 Detector의 원리도 이해할 수 있었습니다. 2. Verilog Code 과제에서는 FSM_Detector 모듈을 Verilog로 구현하고, Test Bench...2025.05.09
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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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디지털시스템설계 실습 13주차2025.05.091. 8bit -carry lookahead adder 하위모듈 구현 이번 실습에서는 8비트 carry lookahead adder의 하위 모듈을 구현하였습니다. carry lookahead adder는 carry 전파 지연을 줄이기 위해 설계된 adder 회로입니다. 이를 통해 더 빠른 연산 속도를 달성할 수 있습니다. 2. 32bit -carry select adder 모듈 구현 또한 32비트 carry select adder 모듈을 구현하였습니다. carry select adder는 carry 발생 여부에 따라 두 개의 결과를...2025.05.09
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논리회로설계실험 5주차 Encoder 설계2025.05.151. 4:2 Priority Encoder 4:2 Encoder는 기본적으로 하나의 input만이 true인 경우에 그에 대응되는 output을 출력한다. 즉 다수의 input이 동시에 true인 경우에 동작방식과 출력하는 output이 정의되어 있지 않다. 이러한 문제를 해결하기 위한 방법으로 priority encoder가 사용되는데, 동작방식은 간단하다. Input들에 priority level을 할당하여 여러 개의 input이 true이더라도 가장 priority level이 높은 input에 의거하여 output을 출력하는...2025.05.15
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논리회로설계실험 7주차 Flip flop 설계2025.05.151. JK Flip Flop 이번 실험에서는 Behavioral modeling과 Structural modeling 방법으로 JK flip flop을 구현하였습니다. JK flip flop은 SR flip flop과 유사하지만, 입력이 (1, 1)인 경우 출력 Q와 Q_BAR가 서로 토글되는 특징이 있습니다. 코드 구현 시 이 부분을 반영하였고, Modelsim 시뮬레이션을 통해 정상 작동을 확인하였습니다. 2. T Flip Flop T flip flop은 입력 T가 1일 때 출력이 토글되고, T가 0일 때 이전 출력을 유지하는 ...2025.05.15
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논리회로설계실험 2주차 XNOR gate 설계2025.05.151. XNOR Gate 이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드를 구현하는 3가지 방식인 Behavioral modeling, Gate-level modeling, Dataflow modeling을 이용하여 XNOR gate를 구현하는 것이다. XNOR gate는 A와 B가 서로 같은 값일 때 TRUE, 즉 1을 Output으로 출력한다. Boolean expression으로는 A⊙B = AB + A'B'로 나타낼 수 있다. 3가지 모델링 방식으로 XNOR gate...2025.05.15
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디지털시스템설계실습_HW_WEEK62025.05.091. 4-to-1 MUX 이번 실습에서는 4-to-1 MUX를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. if-else 문과 case 문을 사용하여 MUX를 구현했으며, 시뮬레이션 결과를 통해 입력 신호 s0, s1에 따라 출력 i0, i1, i2, i3가 정상적으로 동작하는 것을 확인할 수 있었습니다. 2. 4-bit 시프트 레지스터 4-bit 시프트 레지스터를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. non-blocking 할당을 사용하여 클록 신호에 맞춰 입력 sin 값이...2025.05.09
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디지털시스템설계실습_HW_WEEK72025.05.091. DFF with synchronous reset and enable 이번 실습에서는 DFF with synchronous reset and enable를 구현하였습니다. 실습 강의노트에 주어진 코드를 입력했지만, 결과 파형을 분석할 때 Q와 QBAR의 값이 반전되지 않는 결과가 생겼습니다. 이는 변수명을 잘못 입력해 생긴 결과였지만, 강의노트에 있는 모듈 코드에서 posedge clk과 'negedge reset'을 추가한 것이 asynchrous 일 때 쓰는 것처럼 보였습니다. 또한 D-FF의 동작원리에 대해서도 다시 한 번...2025.05.09
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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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