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전자회로실험 과탑 A+ 결과 보고서 (실험 22 연산 증폭기 특성)2025.01.291. 연산 증폭기 특성 연산 증폭기(op-amp)는 두 입력 단자 간의 전압 차이를 증폭하여 출력으로 전달하는 고이득 전압 증폭기이다. 이 연산 증폭기는 다양한 회로 구성에 따라 반전 증폭기, 비반전 증폭기, 차동 증폭기 등으로 활용될 수 있으며, 각 회로는 저항 및 피드백 요소를 추가하여 원하는 특성에 맞게 출력 전압을 조정할 수 있다. 2. 공통 모드 전압 범위 연산 증폭기의 입력 공통 모드 전압 범위를 측정하여 표 22-1에 기록하였다. 입력의 공통 모드 전압을 변화시키면서, 연산 증폭기의 DC 전류가 일정하게 흐르고 출력의 ...2025.01.29
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[예비보고서] 10.7-segment, Decoder 회로설계2025.04.251. 7-segment 회로 설계 예비 보고서에서는 7-segment와 Decoder 회로 설계에 대해 다루고 있습니다. 먼저 7-segment/Decoder의 진리표를 작성하고, Karnaugh map을 이용하여 각 출력 신호의 불리언 식을 구했습니다. 그리고 이를 바탕으로 74LS47 Decoder를 이용한 7-segment 구동 회로를 설계하였습니다. 이를 통해 7-segment 디스플레이 구현을 위한 기본적인 회로 설계 방법을 확인할 수 있습니다. 1. 7-segment 회로 설계 7-segment 회로 설계는 디지털 전자 ...2025.04.25
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OP-AMP 반전, 비반전 증폭기 예비보고서2025.04.271. OP-AMP 증폭기의 기본 동작 원리 OP-AMP 증폭기의 기본 동작 원리를 이론적으로 해석하고, 기본 회로의 동작을 이해한다. 이를 바탕으로 실험 회로를 꾸미고 실험 결과를 통해 이론에서 해석했던 내용을 확인한다. 2. 실험 장비 사용법 멀티미터, 직류 전원 장치, Breadboard, 오실로스코프, Passive Probe 등 실험에 사용되는 장비의 사용법을 설명한다. 3. 연산 증폭기의 이상적인 특성 연산 증폭기의 이상적인 특성으로 전압이득 무한대, 대역폭 무한대, 입력 임피던스 무한대, 입력 전류 0, 출력 임피던스 0...2025.04.27
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침입자 경보기 회로 실험2025.04.281. 트랜지스터 트랜지스터를 이용하여 부저까지 전류가 흘러가면 부저가 작동되어 침입자가 들어오는 것을 알 수 있는 회로입니다. 트랜지스터의 베이스와 이미터 간의 전압이 0.6V 정도 되면 컬렉터와 이미터 간의 도통이 되어 전압강하가 0.1V로 낮아지고, 나머지 8.9V의 전압이 부저에 걸려 부저가 울리게 됩니다. 2. 회로 작동 원리 창문의 전선이 끊어졌을 때 트랜지스터의 베이스와 이미터 간의 전압이 0.6V 정도 되면 컬렉터와 이미터 간의 도통이 되어 전압강하가 0.1V로 낮아지고, 나머지 8.9V의 전압이 부저에 걸려 부저가 울...2025.04.28
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전기회로설계실습 결과보고서92025.05.151. 저역통과필터(LPF) 실험을 통해 설계한 LPF의 출력 전압과 저항 전압의 파형을 측정하고 입력과 출력 전압의 XY mode를 관찰하였다. 입력 정현파의 주파수를 100kHz까지 변화시키면서 LPF의 출력전압의 최대값을 측정하고 주파수에 따른 출력전압의 크기 그래프를 그렸다. 주파수가 작은 영역대에서는 비교적 정확한 결과가 측정되었지만 50kHz 이상의 범위에서 30% 정도의 오차가 발생하였다. 오차의 원인으로는 실험에 사용한 캐패시터의 실제 용량과 표기값의 차이, 측정 장비의 정밀성 문제, 계산 과정에서의 오차 등이 있었다....2025.05.15
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. HDL을 사용해 설계할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 모듈 단위로 설계하며, Behavioral level, Data Flow level, St...2025.05.01
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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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전기전자개론 실험보고서 직병렬회로 설계 및 휘스톤브릿지2025.05.041. 직렬저항 회로 직렬회로에서 전류 흐름 경로는 하나로 각 저항에 흐르는 전류는 같다. 합성저항은 RT = R1 + R2 + ... + RN이다. 키르히호프의 전압법칙을 이용하여 미지의 전압과 저항을 구할 수 있다. 2. 병렬저항 회로 병렬회로에서 각 저항에 걸리는 전압은 같고 전체전류는 각 저항에 흐르는 전류의 합과 같다. 합성저항은 1/Req = 1/R1 + 1/R2 + ... + 1/RN이다. 키르히호프의 전류법칙을 이용하여 분기점에서 전류의 합을 구할 수 있다. 3. 직병렬 회로 해석 직병렬회로는 직렬회로와 병렬회로의 조합...2025.05.04
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피드백증폭기(Feedback Amplifier) 예비보고서2025.04.271. Series-Shunt 피드백 증폭기 Series-Shunt 구조의 피드백 증폭기에 대해 설계 및 실험을 수행하였습니다. 입력 저항과 부하 저항 값을 변경하며 입출력 전압 특성을 분석하였고, 전원 전압 변화에 따른 출력 전압 변화를 확인하였습니다. 이론적으로 피드백 계수가 변동되어도 입출력 이득은 일정하므로 입출력 전압 관계 그래프가 동일하다는 것을 확인하였습니다. 2. Series-Series 피드백 증폭기 Series-Series 구조의 피드백 증폭기에 대해 설계 및 실험을 수행하였습니다. 입력 저항과 피드백 저항 값을 변...2025.04.27
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중앙대 전기회로설계실습 예비보고서12025.05.141. 저항 측정 DMM을 사용하여 고정저항(10 kΩ, 1/4 W, 5%, 30개)을 측정하는 방법을 설명하였습니다. 측정 회로도와 DMM 조작 방법, 평균값과 오차 분포도, 표준편차 계산 및 의미, 식스시그마 개념 등을 다루었습니다. 또한 두 개의 저항을 병렬로 연결하면 표준편차가 감소한다는 것을 이론적으로 설명하고, 가변저항 측정 방법과 4-wire 측정법에 대해서도 설명하였습니다. 2. 직류 전압 측정 DMM을 사용하여 6 V 건전지의 전압을 측정하는 방법과 전압 안정 직류 전원의 출력 전압을 측정하는 회로도 및 조작 방법을 ...2025.05.14
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