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홍익대학교 디지털논리실험및설계 4주차 예비보고서 A+2025.05.041. 멀티플렉서와 부호기(encoder)의 차이 부호기는 사람이 이해할 수 있는 형태의 비트 조합들을 입력으로 주고 그것을 어떤 특정 비트 조합들과 각각 mapping 시켜서 부호화하는 것이고, 멀티플렉서는 데이터 선택기라고도 불리는데 여러 디지털 입력 데이터 중에서 어떤 데이터를 출력할 것인지 데이터 선택 입력의 조합을 통해서 선택할 수 있습니다. 2. IC 동작을 위한 Vcc와 GND 연결 및 Active LOW/HIGH 확인 각각의 IC를 동작하게 하기 위해서 Vcc와 GND를 몇 번 pin에 연결해야 하는지 확인해야 하고, ...2025.05.04
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홍익대학교 디지털논리실험및설계 5주차 예비보고서 A+2025.05.041. 전가산기 전가산기는 2개의 입력 비트와 입력 캐리를 받아 합의 출력과 출력 캐리를 발생합니다. 즉, 기본적으로 전가산기는 1비트 크기의 2진수 3개를 입력으로 받아서 그것들의 이진 덧셈 결과를 출력하는 시스템이라고 생각할 수 있습니다. 전가산기의 진리표로부터 합의 출력 (Σ) = (A XOR B) XOR C(in)이고 출력 캐리 (C(out)) = (A AND B) OR {(A XOR B) AND C(in)}이 됩니다. 따라서 [그림 2]의 회로는 전가산기로 동작하게 됩니다. 2. 반가산기 반가산기는 1비트 크기의 2진수 2개...2025.05.04
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디지털 논리실험 1주차 예비보고서2025.05.061. AND 게이트 AND 게이트의 datasheet를 읽는 법을 설명하고, 기본 실험(1)의 회로 결선 방법을 pin 번호를 이용하여 설명하였습니다. VCC와 GND를 직접 결선하면 쇼트가 발생할 수 있으므로 주의해야 합니다. 기본 실험(4)와 응용 실험(2)의 회로 구현 방법도 설명하였습니다. 2. OR 게이트 OR 게이트는 두 개의 입력 값 중 한 개의 값이 1이면 출력 값이 1이 되는 특성을 가지고 있습니다. 응용 실험(1)에서는 OR 게이트와 NOT 게이트가 결합된 회로의 동작을 설명하였습니다. 3. NOT 게이트 NOT ...2025.05.06
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디지털 논리실험 8주차 예비보고서2025.05.061. Gated D Latch Gated D Latch는 D와 EN을 입력 값으로 가지며, Q와 Q'를 출력 값으로 가진다. S-R Latch와 유사하지만 EN이라는 가드를 통해 S와 R의 값이 1,1이 되는 경우를 막는다는 점에서 차이가 있다. EN의 입력 값이 LOW일 때는 D 값과 상관없이 출력 값이 변하지 않으며, EN의 입력 값이 HIGH일 때는 D 값을 Q의 값으로 전달한다. 2. D Flip-flop D Flip-flop은 D Latch와 같이 D의 값을 Q의 값으로 전달해주지만, Latch와 달리 Flip-flop은 ...2025.05.06
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디지털 논리실험 5주차 예비보고서2025.05.061. 전가산기 전가산기는 뒷자리에서 올라온 자리 올림수 을 포함하여 1 Bit 이진수 3개의 덧셈을 연산하여 합인 ∑ 과 자리 올림인 을 출력하는 장치이다. 입력 값 중 1이 홀수 개이면 ∑ 는 1, 짝수 개이면 0이 됨을 확인할 수 있다. 또한 1이 두 개 이상일 때 C 는 1, 나머지 경우에는 0을 출력한다. 2. 반가산기 반가산기는 1비트 이진수 2개의 덧셈을 연산하여 합(Sum)과 자리올림 캐리(Carry)를 출력하는 장치이다. ∑ ′ ′ ⊕ 이고 ∙ 이므로 A와 B가 모두 0일 때는 합과 캐리가 모두 0, ...2025.05.06
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홍익대학교 디지털논리실험및설계 6주차 예비보고서 A+2025.05.041. ALU 74181을 이용한 이진수 덧셈 구현 ALU 74181은 다양한 기능을 가지고 있으며, 네 자리 이진수의 덧셈을 구현하기 위해서는 A PLUS B 기능을 사용하면 된다. 이를 위해서는 (S3 ~ S0)에 (H, L, L, H)를, M과 Cn에 L을 입력해야 한다. 연산 결과는 (F3 ~ F0)와 Cn+4를 통해 확인할 수 있다. 2. ALU 74181을 이용한 이진수 비교 두 개의 네 자리 이진수가 같은지 판별하기 위해서는 A XOR B 기능을 사용하면 된다. 이를 위해서는 (S3 ~ S0)에 (H, L, L, H)를,...2025.05.04
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홍익대학교 디지털논리실험및설계 7주차 예비보고서 A+2025.05.041. S-R Latch와 S'-R' Latch S'-R' Latch는 일종의 메모리 역할을 할 수 있는 device라고 볼 수 있습니다. 즉, 두 가지 상태 (Set, Reset)를 Q에 쓰기도 하고 그 상태를 저장할 수도 있습니다. S-R Latch의 경우 Active HIGH 입력을 가지기 때문에 S'-R' Latch와 반대의 논리 레벨을 사용한다는 점을 제외하고는 유사한 동작을 하게 됩니다. 2. Pulse detector와 CLK Pulse detector 회로의 경우 이론적으로는 CLK에 1이 입력으로 들어오든 0이 입력으...2025.05.04
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홍익대학교 디지털논리실험및설계 8주차 예비보고서 A+2025.05.041. Gated D Latch Gated D Latch의 경우 오직 하나의 입력 (D)과 EN 입력만을 가지고 있습니다. EN이 HIGH 일 때, D가 HIGH 면 Latch는 Set 상태이고 D가 LOW 이면 Latch는 Reset 상태입니다. 즉, EN이 HIGH인 경우 입력 D의 상태가 바로 Latch의 상태가 됩니다. 이때 EN이 LOW라면 입력 D에 어떤 값이 들어오든 Latch는 이전 상태를 그대로 유지하는 NC 상태가 됩니다. 2. D Flip-flop D Flip-flop의 경우 D 입력은 클록 펄스의 트리거 에지에서...2025.05.04
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디지털 논리실험 6주차 예비보고서2025.05.061. ALU 74181의 기능 ALU 74181을 이용하여 네 자리 이진수의 덧셈을 구현하는 방법을 설명하였습니다. 74181의 A+B, XOR, A-B-1, AB minus 1 기능을 이용하여 이진수의 덧셈, 비교, 뺄셈 등을 수행할 수 있습니다. 2. 이진수 덧셈 구현 ALU 74181의 A+B 기능을 이용하여 네 자리 이진수의 덧셈을 구현하는 방법을 설명하였습니다. 입력 값이 active low이므로 실제 입력 값을 반대로 넣어야 하며, 출력 값 역시 active low임을 주의해야 합니다. 3. 이진수 비교 구현 ALU 74...2025.05.06
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디지털 논리실험 7주차 예비보고서2025.05.061. S-R Latch S-R Latch는 S와 R 입력에 따라 출력 값이 변화한다. S=1, R=0 또는 S=0, R=1이면 출력 값이 변화하고, S와 R이 모두 0이면 출력 값을 유지한다. S와 R이 모두 1일 때는 출력 값이 모두 0이 되어 Invalid 상태가 된다. 2. Pulse Detector와 CLK Pulse Detector는 CLK 신호가 내려가는 타이밍에만 가상의 enable 값이 1이 되어 J와 K 값을 읽는다. 이를 통해 CLK 신호의 순간적인 변화를 감지할 수 있다. 3. J-K Flip-flop J-K F...2025.05.06