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디지털 논리실험 7주차 예비보고서2025.05.061. S-R Latch S-R Latch는 S와 R 입력에 따라 출력 값이 변화한다. S=1, R=0 또는 S=0, R=1이면 출력 값이 변화하고, S와 R이 모두 0이면 출력 값을 유지한다. S와 R이 모두 1일 때는 출력 값이 모두 0이 되어 Invalid 상태가 된다. 2. Pulse Detector와 CLK Pulse Detector는 CLK 신호가 내려가는 타이밍에만 가상의 enable 값이 1이 되어 J와 K 값을 읽는다. 이를 통해 CLK 신호의 순간적인 변화를 감지할 수 있다. 3. J-K Flip-flop J-K F...2025.05.06
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디지털 논리실험 9주차 예비보고서2025.05.061. 8-bit Serial-in Parallel-out Shift Register 74164 8-bit Serial-in Parallel-out Shift Register 74164의 datasheet를 확인하면, 이 장치의 역할과 입력 값 A와 B의 구분에 대해 설명할 수 있습니다. A와 B의 입력 값은 AND 게이트를 거치므로, B에 0을 넣으면 A의 입력 값과 관계없이 시프트 레지스터에 0이 입력되고, B에 1을 넣으면 A의 입력 값이 시프트 레지스터의 입력 값이 됩니다. 또한 datasheet에서 MR 핀이 active l...2025.05.06
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홍익대 디지털논리실험및설계 8주차 예비보고서 A+2025.05.161. Gated D Latch Latch는 Enable의 레벨(0 또는 1)에 따라 1비트의 정보를 보관하고 유지할 수 있는 회로이다. Gated D Latch는 Gated S-R Latch와 유사하게 구성되어있으며, S와 R에 동시에 1이 입력되면 invalid가 되는 부분을 보완하기 위하여 입력을 D 하나만 받는다. D의 입력값을 그대로 Q로 출력한다. 2. D Flip-flop Flip-flop은 CLK의 움직임에 따라 1비트의 정보를 보관하고 유지할 수 있는 회로이다. CLK가 Active HIGH이면 0->1인 순간에 D값...2025.05.16