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광운대학교 전기공학실험 실험6. 논리조합회로의 설계 결과레포트 [참고용]2024.12.311. 논리조합회로의 설계 이 실험에서는 논리게이트 조합을 통해 복잡한 논리적 함수관계를 구하는 연습을 진행하고, K-map을 응용하여 논리함수를 효율적으로 단순화시키는 방법을 배웁니다. 또한 don't care 조건을 다루고, 조합논리회로 설계를 직접 해보며 가산기의 회로를 구현하고 반가산기와 전가산기의 기본 동작을 이해함으로써 논리회로 조작능력을 기릅니다. 2. 논리회로 설계 및 검증 실험을 통해 다양한 논리회로를 설계하고 구현하여 그 동작을 확인합니다. 예를 들어 4개의 버튼을 이용한 논리회로, 반가산기 및 전가산기 회로 등을 ...2024.12.31
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논리회로설계실험 6주차 D Latch 설계2025.05.151. D Latch 이번 실습의 목표는 D Latch를 Behavioral modeling, Dataflow modeling, Gate-level modeling, 그리고 Structural modeling으로 구현하는 것입니다. D Latch의 기본적인 구조와 작동 방식을 이해하고, 이를 바탕으로 다양한 모델링 방법을 통해 D Latch를 구현하였습니다. 이를 통해 논리회로 설계에 대한 이해도를 높일 수 있었습니다. 2. Schematic 설계 D Latch의 schematic을 두 가지 방법으로 그려보았습니다. 첫 번째는 log...2025.05.15
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논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15
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5주차 결과 보고서 19장 논리회로 응용 및 Karnaugh Map (1)2025.05.031. 논리회로 응용 논리회로 응용 및 Karnaugh Map 실험을 통해 논리식의 간략화와 논리회로 구성을 실험하였습니다. 주어진 부울 대수식을 이용하여 논리회로를 설계하고, 카르노 맵을 활용하여 간략화하는 과정을 수행하였습니다. 실험 결과를 통해 간략화된 회로와 원래 회로의 출력이 동일함을 확인하였습니다. 2. Karnaugh Map Karnaugh Map을 활용하여 주어진 부울 대수식을 간략화하는 과정을 수행하였습니다. Karnaugh Map을 통해 얻은 간략화된 식과 부울 대수식을 이용한 간략화 결과가 동일함을 확인하였습니다....2025.05.03
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[논리회로설계실험] Xor gate & Xnor gate (logic gate 구현)(성균관대)2025.01.161. XOR Gate XOR Gate는 수리논리학에서 주어진 2개의 명제 가운데 1개만 참일 경우를 판단하는 논리 연산입니다. 홀수 개의 input이 '1'일 때 output이 '1'이며, 짝수 개의 input이 '1'일 때, output이 '0'입니다. 2. XNOR Gate XNOR Gate는 XOR Gate에 Not Gate가 연결된 것으로 XOR Gate와 정반대의 논리값을 출력합니다. 홀수 개의 input이 '1'일 때, output이 '0'이며, 짝수 개의 input이 '0'일 때, output이 '1'입니다. 3. Da...2025.01.16
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논리회로설계실험 7주차 Flip flop 설계2025.05.151. JK Flip Flop 이번 실험에서는 Behavioral modeling과 Structural modeling 방법으로 JK flip flop을 구현하였습니다. JK flip flop은 SR flip flop과 유사하지만, 입력이 (1, 1)인 경우 출력 Q와 Q_BAR가 서로 토글되는 특징이 있습니다. 코드 구현 시 이 부분을 반영하였고, Modelsim 시뮬레이션을 통해 정상 작동을 확인하였습니다. 2. T Flip Flop T flip flop은 입력 T가 1일 때 출력이 토글되고, T가 0일 때 이전 출력을 유지하는 ...2025.05.15
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[A+] 일반 논리게이트 응용 예비보고서2025.05.131. 일반 논리 게이트 실험 목적은 OR Gate, AND Gate, NOT Gate, NAND Gate, NOR Gate, XOR Gate와 같은 논리회로의 기본 게이트들의 기본 논리, 이론, 동작 원리를 공부하고 이해하는 것입니다. 특히 NAND Gate, NOR Gate, XOR Gate에 대해 집중적으로 실험하고 동작 원리를 이해하는 것이 목적입니다. 또한 이러한 논리 게이트들을 이용하여 논리식을 구현하고 진리표를 작성하며 동작을 확인하고 특성을 알아보는 것입니다. 2. 양의 논리와 음의 논리 부울 논리에서 1과 0은 조건을...2025.05.13
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논리회로설계실험 10주차 up down counter설계2025.05.151. Moore machine Moore machine의 가장 큰 특징은 output이 current state에 의해서만 결정된다는 것이다. 이러한 특징을 이용하여 3-bit up-down counter를 Moore machine-style diagram으로 그려보았다. 오른쪽의 diagram과 같이 current state에 의해서만 output이 결정되는 Moore machine-style diagram이 그려진다. Input으로 reset, mode가 필요하며, output으로는 next_state가 필요하다. S0부터 S7...2025.05.15
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디지털 논리실험 1주차 예비보고서2025.05.061. AND 게이트 AND 게이트의 datasheet를 읽는 법을 설명하고, 기본 실험(1)의 회로 결선 방법을 pin 번호를 이용하여 설명하였습니다. VCC와 GND를 직접 결선하면 쇼트가 발생할 수 있으므로 주의해야 합니다. 기본 실험(4)와 응용 실험(2)의 회로 구현 방법도 설명하였습니다. 2. OR 게이트 OR 게이트는 두 개의 입력 값 중 한 개의 값이 1이면 출력 값이 1이 되는 특성을 가지고 있습니다. 응용 실험(1)에서는 OR 게이트와 NOT 게이트가 결합된 회로의 동작을 설명하였습니다. 3. NOT 게이트 NOT ...2025.05.06
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[A+보장]한양대에리카A+맞은 레포트,논리설계실험,디지털 IC 개요, 조합논리회로,Combinational Logic Circuit2025.01.151. 디지털 IC 개요 디지털 IC는 0과 1을 나타내기 위해 이산적인 범위의 전압을 사용하는 회로이다. 디지털 회로는 조합회로와 순차회로로 분류되며, 조합회로는 현재의 입력 값에 의해서만 출력 값이 결정되는 회로이고 순차회로는 현재의 입력 값과 바로 전의 입력 값에 의해 출력 값이 결정되는 회로이다. 2. 조합논리회로 조합논리회로는 현재의 입력 값에 따른 출력 값을 표현하고 입력으로부터 출력까지의 지연시간으로 이루어진다. 기본적인 논리회로인 논리곱, 논리합, 논리부정 등의 기본적인 논리소자의 조합으로 만들어진다. 3. 부울 대수 ...2025.01.15
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