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전자회로실험 과탑 A+ 결과 보고서 (실험 10 MOSFET 바이어스 회로)2025.01.291. 게이트 바이어스 회로 게이트 바이어스 회로는 가장 기본적인 전압분배 MOSFET 바이어스 회로이다. 이 회로는 소스 단자에 저항 R_S를 추가함으로써, R_G1과 R_G2의 변화에 따른 V_GS전압과 I_D 전류의 변화를 줄일 수 있다. 회로의 각 노드의 전압과 전류를 구하면 I_D와 V_GS를 안정적으로 유지할 수 있다. 이 회로는 전류 제어가 용이하고, 트랜지스터가 포화 영역에서 증폭기로 안정적으로 동작하는 데 적합하다. 2. 다이오드로 연결된 MOSFET 바이어스 회로 다이오드로 연결된 MOSFET 바이어스 회로는 피드백...2025.01.29
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전자회로실험 과탑 A+ 결과 보고서 (실험 16 전류원 및 전류 거울)2025.01.291. 전류원 (Current Source) 전류원은 회로에 일정한 전류를 공급하는 역할을 한다. MOSFET 기반 전류원은 일반적으로 포화 영역에서 작동하며, 입력 전압의 변화와 관계없이 일정한 전류를 유지할 수 있다. 전류원 회로에서는 기준 저항 R_REF를 통해 기준 전류를 설정하고, 이 값이 MOSFET을 통해 고정된 전류로 공급된다. 2. 전류 거울 (Current Mirror) 전류 거울은 하나의 기준 전류를 복사하여 다른 부분에 동일한 전류를 전달하는 역할을 한다. 전류 거울은 주로 두 개의 MOSFET으로 구성되며, 첫...2025.01.29
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전자회로실험 과탑 A+ 결과 보고서 (실험 18 증폭기의 주파수 응답 특성)2025.01.291. 증폭기의 주파수 응답 특성 이번 실험에서는 증폭기의 주파수 응답 특성을 이해하기 위해 다양한 주파수 조건에서 증폭기의 이득 변화를 측정하고 분석하였습니다. 주파수가 낮을 때는 이득이 일정하게 유지되지만, 특정 주파수를 넘어가면 이득이 급격히 감소하는 현상을 관찰할 수 있었습니다. 이를 통해 증폭기의 대역폭을 결정하는 3dB 주파수의 중요성을 확인할 수 있었으며, 대역폭이 제한되는 원인이 회로 내부의 기생 요소나 소자의 대역폭 한계 등 다양한 요인에 의해 발생한다는 점도 인식하게 되었습니다. 2. 3dB 주파수 계산값과 측정값의...2025.01.29
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전자회로설계 및 실습2_설계 실습2. OP Amp의 특성측정 방법 및 Integrator 설계_예비보고서2025.01.221. Offset Voltage OP Amp의 offset 전압을 측정하는 방법에 대해 설명합니다. 이상적인 OP AMP에서는 두 입력단자를 접지하면 출력전압이 0V가 되지만, 실제 OP AMP에서는 내부에 offset voltage가 존재하여 출력전압이 0V가 아닙니다. 이 offset voltage를 측정하기 위해서는 이득이 100(V/V)와 1000(V/V)인 반전 증폭기를 설계하고, 두 입력단자를 접지한 상태에서 출력전압을 측정하여 계산하는 방법을 제시합니다. 또한 offset voltage를 최소화하는 방법으로 가변저항을 ...2025.01.22
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진공관을 이용한 AMP 제작 프로젝트2025.01.161. 진공관 AMP 제작 이 프로젝트는 진공관을 이용하여 AMP를 제작하는 것입니다. 팀명은 '지금 만들러 갑니다'로, 프로젝트를 즐겁게 진행하겠다는 의지를 표현합니다. 목표는 전자시스템 설계 및 구현 능력을 기르고 팀워크를 향상시키는 것입니다. 진공관을 선택한 이유는 성능이 좋고 제작이 수월하기 때문입니다. 회로 분석, 부품 배치, 시뮬레이션, 케이스 제작 등의 과정을 거쳐 최종적으로 완성된 AMP를 제작하였습니다. 1. 진공관 AMP 제작 진공관 AMP 제작은 매력적인 주제입니다. 진공관 기술은 현대 전자 기술의 기반이 되었으며...2025.01.16
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전기회로설계실습 4. Thevenin등가회로 설계2025.01.211. Thevenin 등가회로 설계 이 실습에서는 Thevenin 등가회로를 설계, 제작, 측정하여 원본 회로 및 이론값과 비교하는 것이 목적입니다. 실습에 필요한 기본 장비와 부품들이 제시되어 있으며, 실습 계획서에 따라 Pspice를 이용한 시뮬레이션과 실제 회로 구현 및 측정 과정이 설명되어 있습니다. 이를 통해 Thevenin 등가회로의 특성과 설계 방법을 이해할 수 있습니다. 1. Thevenin 등가회로 설계 Thevenin 등가회로 설계는 전기 회로 분석에 있어 매우 중요한 개념입니다. Thevenin 등가회로는 복잡한...2025.01.21
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중앙대 전기회로설계실습 4. Thevenin 등가회로 설계 예비보고서2025.01.171. Thevenin 등가회로 Thevenin 등가회로를 설계, 제작, 측정하여 원본 회로 및 이론값과 비교하는 것이 이 실습의 목적입니다. 이를 위해 Function generator, DC Power Supply, Digital Oscilloscope, Digital Multimeter 등의 기본 장비와 다양한 저항 부품을 준비합니다. 1. Thevenin 등가회로 Thevenin 등가회로는 전기 회로 분석에 매우 유용한 개념입니다. 이 등가회로는 복잡한 회로를 간단한 전압원과 저항으로 대체할 수 있게 해줍니다. 이를 통해 회로...2025.01.17
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전자공학실험 15장 다단 증폭기 A+ 결과보고서2025.01.151. 다단 증폭기 이 실험에서는 MOSFET을 이용한 다단 증폭기를 구성하고, 그 특성을 분석하였습니다. 실험회로 1에서는 공통 소오스 증폭기로 구성된 2단 증폭기 회로를 구성하고, 실험회로 2에서는 공통 소오스 증폭기 2단과 소오스 팔로워로 구성된 3단 증폭기 회로를 구성하였습니다. 각 회로에서 MOSFET의 동작 영역을 확인하고, 소신호 파라미터를 구하여 이론적인 전압 이득을 계산하였습니다. 또한 실험을 통해 실제 전압 이득을 측정하고, 부하 저항 RL을 변경하여 그 영향을 확인하였습니다. 2. MOSFET 증폭기 이 실험에서는...2025.01.15
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홍익대_디지털논리회로실험_8주차 예비보고서_A+2025.01.151. Gated D Latch Gated D Latch는 Gated S-R Latch와 매우 유사하다. S와 R에 1이 동시에 입력되는 것을 막기 위해 R에 인버터를 이용해 를 입력하는 Gated S-R Latch가 Gated D Latch라고 할 수 있다. EN이 0일 때는 NAND 게이트가 무조건 1을 출력하므로 Q의 출력 값이 변하지 않는 NC상태이다. EN이 1이고 D에 1이 입력되면 D를 입력으로 받는 NAND 게이트의 결과가 0, 를 입력으로 받는 NAND 게이트의 결과가 1이므로 Q = 1, =0이 출력된다. EN이 1...2025.01.15
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중앙대학교 아날로그및디지털회로설계실습 10차 예비보고서2025.01.041. 7-segment 및 Decoder 회로 설계 이 예비보고서는 7-segment와 Decoder 회로 설계에 대해 다루고 있습니다. 7-segment는 10진수 방식의 출력을 표시하기 위해 사용되며, Decoder는 2진수 출력을 7-segment에 적합한 형태로 변환해줍니다. 이 실습에서는 74LS47 Decoder 소자를 사용하여 7-segment 구동 회로를 설계하였습니다. Decoder의 핀 기능과 Common anode/cathode 타입 7-segment의 차이점, 그리고 회로 설계 시 고려사항 등이 자세히 설명되어...2025.01.04
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