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Semiconductor Device and Design2025.05.101. CMOS process design rules CMOS 설계 규칙은 특정 공정을 사용하여 제조할 회로의 물리적 마스크 레이아웃이 준수해야 하는 일련의 기하학적 제약 조건 또는 규칙입니다. 주요 목적은 가능한 한 작은 실리콘 영역을 사용하면서도 전반적인 수율과 신뢰성을 달성하는 것입니다. 이러한 규칙에는 금속 및 폴리-Si 상호 연결과 같은 최소 허용 선폭, 최소 기능 치수, 두 개의 이러한 기능 사이의 최소 허용 간격 등이 포함됩니다. 이러한 설계 규칙은 CMOS 인버터의 NMOS와 PMOS 트랜지스터 사이의 간격을 결정합니다...2025.05.10
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컴퓨터구조(전자계산시 논리회로에서 조합논리회로와 순서논리회로의 차이점)2025.05.161. 조합논리회로 조합논리회로란 현재의 입력값에 따라 출력에는 항상 똑같은 값이 결정되는 논리회로로, 기억 장치가 따로 쓰이지 않는 논리회로를 의미한다. 조합논리회로는 논리곱, 논리합, 논리 부정의 세 가지 기본 논리 회로를 조합하여 구성되며 입력, 논리 게이트, 출력으로 구성된다. 조합논리회로에는 반가산기, 전가산기, 반감산기 등이 있다. 2. 순서논리회로 순서논리회로는 이전 상태에서의 신호 및 외부 입력 신호에 따라 출력이 결정되는 회로로, 이전 상태를 계속 유지하기 위해서는 되먹임 논리회로를 가지고 있어야 한다. 순서논리회로는...2025.05.16
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홍익대 디지털논리실험및설계 5주차 예비보고서 A+2025.05.161. 전가산기 가산기는 이진수의 덧셈 연산을 수행하는 논리회로이다. 이진수를 덧셈을 수행할 때, 1과 1을 더하면 이진수로 10이 출력되어 한가지 비트를 더 필요로 하게 된다. 이것은 올림으로, 결국 덧셈 연산을 하기 위해 세 가지 비트를 입력받아야 하는 것이다. 하지만 반가산기는 두 가지의 입력밖에 받지 못하므로 두 자리수 이상의 덧셈을 수행하지 못한다. 이를 해결하기 위해 전가산기는 반가산기를 이어 붙여 만들어진 것이다. 2. LSB와 MSB LSB는 Least Significant Beat의 줄임말로 가장 낮은 위치의 비트를 ...2025.05.16
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홍익대학교 디지털논리실험및설계 5주차 예비보고서 A+2025.05.041. 전가산기 전가산기는 2개의 입력 비트와 입력 캐리를 받아 합의 출력과 출력 캐리를 발생합니다. 즉, 기본적으로 전가산기는 1비트 크기의 2진수 3개를 입력으로 받아서 그것들의 이진 덧셈 결과를 출력하는 시스템이라고 생각할 수 있습니다. 전가산기의 진리표로부터 합의 출력 (Σ) = (A XOR B) XOR C(in)이고 출력 캐리 (C(out)) = (A AND B) OR {(A XOR B) AND C(in)}이 됩니다. 따라서 [그림 2]의 회로는 전가산기로 동작하게 됩니다. 2. 반가산기 반가산기는 1비트 크기의 2진수 2개...2025.05.04
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[논리회로실험] 실험3. 가산기&감산기 결과보고서2025.05.051. 반가산기 반가산기는 두 개의 입력값 비트를 더해 합 S와 Co의 값이 출력되므로 입출력이 각각 2개 있다. 이때 S는 합이고 Co은 자리올림을 나타낸다. 진리표는 예비보고서의 예상 결과 값과 동일하게 나왔다. 2. 전가산기 전가산기 회로의 구성은 반가산기 두 개를 사용하고 이에 OR 게이트를 추가로 사용하였다. 반가산기와의 차이는 올림수를 처리한다는 것인데 이로인해 자리올림수 Ci가 추가됨을 알 수 있다. 진리표는 실험1과 마찬가지로 예비보고서의 결과 값과 동일하게 나왔다. 3. 반감산기 반감산기는 한 자리 2진수를 뺄셈하여 ...2025.05.05
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전자계산시의 논리회로에서 조합논리회로와 순서논리회로의 차이점 및 특징2025.04.271. 조합 논리회로 조합 논리회로는 입력 신호만을 이용하여 출력을 결정하는 회로로, AND, NOT, OR, XOR 등을 기본으로 하여 논리 연산을 수행합니다. 조합 논리 회로는 입력 신호를 통해 출력을 결정하므로 기억 기능이 없으며, 반가산기, 반감산기, 전가산기, 전감산기 등의 종류와 특징을 지니고 있습니다. 2. 순서 논리회로 순서 논리는 조합 논리회로와는 달리 외부로부터 받는 입력과 현재의 상태에 따라 출력이 결정되는 회로로, 기억 장치가 필요합니다. 즉, 순서 논리회로는 입력 신호뿐만 아니라 현재의 내부 상태 값에도 의존하...2025.04.27
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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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디지털 논리실험 5주차 예비보고서2025.05.061. 전가산기 전가산기는 뒷자리에서 올라온 자리 올림수 을 포함하여 1 Bit 이진수 3개의 덧셈을 연산하여 합인 ∑ 과 자리 올림인 을 출력하는 장치이다. 입력 값 중 1이 홀수 개이면 ∑ 는 1, 짝수 개이면 0이 됨을 확인할 수 있다. 또한 1이 두 개 이상일 때 C 는 1, 나머지 경우에는 0을 출력한다. 2. 반가산기 반가산기는 1비트 이진수 2개의 덧셈을 연산하여 합(Sum)과 자리올림 캐리(Carry)를 출력하는 장치이다. ∑ ′ ′ ⊕ 이고 ∙ 이므로 A와 B가 모두 0일 때는 합과 캐리가 모두 0, ...2025.05.06
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아날로그 및 디지털 기초 회로 응용 실험2024.12.311. 키르히호프의 전압법칙 및 전류법칙 키르히호프의 전압법칙(KVL)은 기준전류방향을 따라 한 루프내에서의 전압의 합이 0이 된다는 것을 의미합니다. 키르히호프의 전류법칙(KCL)은 한 분기점에서 들어오는 전류와 나가는 전류가 같다는 것을 의미합니다. 이러한 법칙을 이용하여 회로의 전압과 전류를 계산할 수 있습니다. 2. 반가산기 및 전가산기 반가산기는 올림수 없이 단지 두 수를 더하는 가산기입니다. 전가산기는 올림수와 두 수를 함께 더하는 가산기입니다. 이들의 입력과 출력 관계는 진리표를 통해 확인할 수 있으며, 논리연산자를 이용...2024.12.31
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전기및디지털회로실험 실험 6. 논리조합회로의 설계 예비보고서2025.05.101. 논리게이트의 조합과 설계 논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 방법을 설명합니다. 불대수와 논리 다이어그램을 사용하여 원하는 기능을 수행하는 논리회로를 구현할 수 있습니다. 진리표를 작성하고 이를 바탕으로 부울 대수식과 논리회로도를 도출하는 과정을 설명합니다. 2. 카르노 맵에 의한 논리회로의 단순화 카르노 맵은 불 대수 함수를 단순화하는 방법입니다. 입력변수와 출력을 도식화하고 같은 출력의 패턴을 찾아 묶음으로 단순화합니다. 또한 Don't Care 조건을 활용하여 효율적으로 카르노맵의 답을 구할 수 있습니...2025.05.10
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