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논리회로설계실험 7주차 Flip flop 설계2025.05.151. JK Flip Flop 이번 실험에서는 Behavioral modeling과 Structural modeling 방법으로 JK flip flop을 구현하였습니다. JK flip flop은 SR flip flop과 유사하지만, 입력이 (1, 1)인 경우 출력 Q와 Q_BAR가 서로 토글되는 특징이 있습니다. 코드 구현 시 이 부분을 반영하였고, Modelsim 시뮬레이션을 통해 정상 작동을 확인하였습니다. 2. T Flip Flop T flip flop은 입력 T가 1일 때 출력이 토글되고, T가 0일 때 이전 출력을 유지하는 ...2025.05.15
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논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15
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논리식 최소항 표현, 진리표 작성 및 간소화2025.01.041. 부울대수 부울대수는 영국의 수학자 George Boole이 1854년 제시한 용어로, 기호에 따라 논리함수를 나타내는 수학적 방법이다. 이후 미국의 수학자 Claude E. Shannon이 부울대수를 이용해 스위칭 회로에 응용할 수 있다는 사실을 밝혔고, 이에 따라 부울대수를 스위칭 대수로 부르기도 한다. 부울대수는 AND, OR, NOT 등의 논리적 연산으로 정의되는 수학적 학설로, 디지털 논리 시스템에서 회로 연구와 분석에 필요한 논리수학이다. 2. 논리식 변환 주어진 논리식 은 곱의 합형인 SOP(Sum of Produc...2025.01.04
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[논리회로설계실험] 1bit full adder & 4bit full adder (logic gate 구현)(성균관대)2025.01.161. Full Adder Full adder는 가산기로 입력된 값의 합을 이진수로 표현하고 남는 값은 C를 통해 내보내는 기능을 한다. 1bit full adder에서는 A, B, Cin을 입력 받고 Sum으로 출력하며, Cin은 남는 값을 내보내는 역할을 한다. 4bit full adder는 1bit full adder를 모듈화하여 병렬로 4개 연결하고 새로운 A[n], B[n]의 값을 입력 받아 최종적인 값을 도출한다. 이를 통해 full adder는 모든 비트수에 대해 사용 가능하다는 것을 알 수 있다. 2. 1bit Full...2025.01.16
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5주차 결과 보고서 19장 논리회로 응용 및 Karnaugh Map (1)2025.05.031. 논리회로 응용 논리회로 응용 및 Karnaugh Map 실험을 통해 논리식의 간략화와 논리회로 구성을 실험하였습니다. 주어진 부울 대수식을 이용하여 논리회로를 설계하고, 카르노 맵을 활용하여 간략화하는 과정을 수행하였습니다. 실험 결과를 통해 간략화된 회로와 원래 회로의 출력이 동일함을 확인하였습니다. 2. Karnaugh Map Karnaugh Map을 활용하여 주어진 부울 대수식을 간략화하는 과정을 수행하였습니다. Karnaugh Map을 통해 얻은 간략화된 식과 부울 대수식을 이용한 간략화 결과가 동일함을 확인하였습니다....2025.05.03
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전기및디지털회로실험 실험6 결과보고서2025.01.121. 논리조합회로 설계 실험을 통해 논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 방법을 익히고, 불필요하게 복잡한 논리함수를 단순화시키는 카르노맵 활용법과 돈케어 조건 다루는 방법을 실습하였다. 또한 조합논리회로 설계의 예로 덧셈기(가산기)의 회로를 구현하여 반가산기와 전가산기의 기본동작을 이해하고 실제 회로설계에 적용하는 능력을 키웠다. 2. 논리회로 설계 및 구현 실험을 통해 주어진 조건을 만족시키는 부울함수를 구하기 위해 카르노맵과 don't care condition을 사용하여 SOM 형태의 부울대수식을 얻고, 이...2025.01.12
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방통대 디지털논리회로 출석과제물2025.01.251. 디지털논리회로 이 자료는 방송통신대학교 디지털논리회로 과목의 출석 과제물입니다. 과제물에는 교재 3장, 4장, 5장의 주관식 문제들이 포함되어 있습니다. 문제들은 불 대수 연산, 최소항 표현, 논리회로 설계 등 디지털논리회로의 기본 개념과 기술을 다루고 있습니다. 이를 통해 학생들이 디지털논리회로의 기본 원리와 응용 능력을 배양할 수 있습니다. 1. 디지털논리회로 디지털논리회로는 전자공학의 핵심 분야로, 디지털 신호를 처리하고 제어하는 기술입니다. 이는 컴퓨터, 통신 기기, 자동화 시스템 등 다양한 전자 기기의 기반이 되는 중...2025.01.25
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디지털공학개론_NAND와 NOR 게이트를 이용하여 AND, OR, NOT 게이트를 구현하시오2025.01.271. NAND 게이트와 NOR 게이트 NAND 게이트와 NOR 게이트는 모든 디지털 회로를 구성할 수 있는 기본 게이트로 인식된다. NAND 게이트는 입력 중 하나라도 0이면 1이 출력되고 입력이 모두 1인 경우에만 0이 출력된다. NOR 게이트는 입력 중에서 하나라도 1이면 0이 출력되고 입력이 모두 0인 경우에만 1이 출력된다. 이러한 NAND 게이트와 NOR 게이트를 이용하여 AND, OR, NOT 게이트를 구현할 수 있다. 2. AND 게이트 구현 AND 게이트는 두 입력이 모두 1일 때만 1을 출력하고 그 이외에는 모두 0...2025.01.27
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서강대학교 디지털논리회로실험 2주차 - Digital Logic Gate2025.01.201. TTL 논리 게이트 TTL(Transistor-Transistor Logic)은 트랜지스터를 조합해 만든 논리 회로를 말한다. TTL 소자에서는 입력과 출력 신호의 전압 차이로 논리 레벨을 표현하며, 일반적으로 입력 신호가 2.0V 이상이면 논리 레벨 1, 0.8V 이하이면 논리 레벨 0으로 간주한다. 출력 신호의 경우 2.7V 이상이면 논리 레벨 1, 0.5V 이하이면 논리 레벨 0으로 간주한다. 이렇게 입력과 출력의 논리 레벨 전압 조건을 다르게 설정하는 이유는 회로에서 발생하는 노이즈로 인해 전압이 변화할 수 있기 때문이...2025.01.20
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논리회로설계실험 9주차 counter설계2025.05.151. Ripple counter (D flip flop) Ripple counter의 기본 구조는 D flip flop을 이용하는 것이다. 출력 값 OUT[3:0]은 0000에서 시작하여 clk의 positive edge마다 2진수 1씩 증가하는 형태로 변화한다. 이를 통해 structural modeling으로 ripple counter를 구현할 수 있다. 2. Ripple counter (JK flip flop) JK flip flop을 이용한 ripple counter의 경우, 가장 왼쪽의 JK flip flop에서 OUT[0...2025.05.15
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