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에지트리거형 플립플롭 (D-, JK-, T-)의 특성 비교 및 설명2025.05.111. D 플립플롭 D 플립플롭은 디지털 회로에서 사용되는 가장 간단한 형태의 플립플롭입니다. D 입력이 클록 신호의 상승 에지에서 Q 출력으로 전달되며, 출력은 입력 값에 따라 변경됩니다. D 플립플롭은 데이터 저장 및 동기화에 활용됩니다. 2. JK 플립플롭 JK 플립플롭은 D 플립플롭의 발전된 형태로, J 입력과 K 입력의 조합에 따라 출력 상태를 변경할 수 있습니다. JK 플립플롭은 초기 상태 설정과 상태 제어에 활용되며, 복잡한 시퀀스 제어에 유용합니다. 3. T 플립플롭 T 플립플롭은 T 입력에 따라 출력 값을 반전시킵니다...2025.05.11
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NAND 게이트의 활용과 논리 회로 구성2025.01.021. NAND 게이트의 특성과 활용 NAND 게이트는 논리 게이트의 하나로, 두 개의 입력 중 하나 이상이 0일 때 출력이 1이 되는 특성을 가지고 있습니다. 이러한 NAND 게이트는 다른 논리 게이트들을 구성하는 데에 매우 중요한 역할을 하며, 특히 다른 모든 논리 게이트를 구성할 수 있는 유일한 게이트로 알려져 있습니다. 이러한 이유로 많은 회로에서 NAND 게이트를 사용하는 것이 일반적이며, 두 개의 NAND 게이트를 사용하여 AND 게이트를 구성할 수 있습니다. 이는 더 복잡한 논리 회로를 구성하는 데에 필요한 기본적인 블록...2025.01.02
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아날로그 및 디지털회로설계실습 7장 결과보고서2025.01.041. 논리 게이트 구현 및 동작 실험을 통해 AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 진리표와 등가회로를 작성하고 입출력 전압을 측정하였다. NAND 게이트만을 사용하여 AND, OR, NOT 게이트의 등가회로를 구성하였으며, 3입력 NAND 게이트의 등가회로도 구현하였다. 2. 게이트 소자의 시간 지연 특성 AND 게이트와 OR 게이트를 여러 개 직렬로 연결하고 오실로스코프로 입출력 신호를 측정하여 시간 지연을 확인하였다. AND 게이트의 경우 한 stage당 rise time delay 5.5...2025.01.04
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Semiconductor Device and Design - 9-102025.05.101. 1비트 가산기 및 감산기의 레이아웃 1비트 가산기 및 감산기의 레이아웃을 설명합니다. 캐리, 합, XOR 신호를 사용하여 1비트 가산기와 감산기의 회로를 구현합니다. 스위치를 0으로 설정하면 가산기, 1로 설정하면 감산기로 동작합니다. 2. 1비트 가산기 및 감산기의 기능 1비트 가산기와 1비트 감산기의 기능을 설명합니다. 1비트 가산기는 두 입력 비트와 캐리 비트를 더하여 합과 새로운 캐리 비트를 출력합니다. 1비트 감산기는 두 입력 비트와 캐리 비트를 빼서 차와 새로운 캐리 비트를 출력합니다. 3. 병렬 가산기 회로의 기능...2025.05.10
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전기및디지털회로실험 실험 8. 숫자표시기와 응용 예비보고서2025.05.101. 7 세그먼트 표시기 7세그먼트 표시 장치는 7개의 선분(획)으로 구성되어 있으며, 위와 아래에 사각형 모양으로 두 개의 가로 획과 두 개의 세로 획이 배치되어 있고, 위쪽 사각형의 아래 획과 아래쪽 사각형의 위쪽 획이 합쳐진 모양이다. 7개의 획은 각각 꺼지거나 켜질 수 있으며 이를 통해 아라비아 숫자를 표시할 수 있다. LED로 구현된 7세그먼트 표시 장치는 각 획 별로 하나의 핀이 배당되어 각 획을 끄거나 켤 수 있도록 되어 있다. 2. 공통 캐소드와 공통 캐노드 공통 캐소드는 다이오드의 모든 캐소드들이 공통으로 묶여 있는...2025.05.10
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전기및디지털회로실험 실험 M1-2. I/O 기초와 시리얼 통신 예비보고서2025.05.101. 디지털 I/O 디지털 신호는 High(1) 또는 Low(0)라는 두 가지 값으로 나뉜다. 또한 이 값은 입력 혹은 출력의 값으로 쓰인다. 아두이노의 디지털 입력과 출력은 센서, 엑츄에이터 및 기타 집적회로를 연결할 수 있게 해준다. 2. 아날로그 I/O 아날로그 신호는 디지털 신호와 달리 어떤 값도 가질 수 있는 신호다. 아날로그 신호를 측정하기 위해 아두이노에 내장된 ADC(Analog Digital Converter)를 사용한다. ADC는 아날로그 신호를 디지털 신호로 바꾸어 주는 역할을 한다. 3. 시리얼 통신 시리얼 통...2025.05.10
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중앙대학교 아날로그및디지털회로 예비보고서42025.01.201. Wien bridge 회로 설계 주어진 Wien bridge 회로에서 V+와 V-의 관계식을 구하고, 이 관계식을 이용하여 1.63 kHz에서 발진하는 Wien bridge 회로를 설계하였습니다. 전압 분배 공식을 사용하여 관계식을 도출하였고, 이를 통해 976.4Ω의 저항 값을 사용해야 한다는 것을 확인하였습니다. 2. Wien bridge oscillator 설계 발진 조건을 만족하는 R1, R2 값을 찾아 Wien bridge oscillator를 설계하였습니다. R1=5kΩ, R2=10kΩ을 사용하여 회로를 구성하였고,...2025.01.20
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아날로그 및 디지털회로 설계 실습 실습5_전압제어 발진기_결과보고서2025.01.211. 전압제어 발진기 전압제어 발진기란 입력 제어 전압의 크기에 따라 출력되는 신호의 주파수가 변하는 주파수 가변 신호 발생 회로를 말한다. 전압제어 발진기의 설계방법에는 여러 가지가 있지만 이번 전압제어 발진기 회로는 크게 3가지로 구성되는데 Op amp를 이용한 적분기, 스위치 역할을 하는 BJT, 비교기 역할을 하는 슈미트 회로로 구성된다. 이번 설계실습에서는 슈미트 회로와 적분기 회로를 이용한 전압제어 발진기 회로를 만들어보았다. 제어 전압 Vc값을 조절하면서 출력 주파수 값을 측정하였고 그 결과 Vc가 0.5V~2V인 구간...2025.01.21
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한양대 counter2025.05.041. JK Flip Flop JK Flip Flop은 SR FF에 and gate를 추가한 FF이다. SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다. S(set) R (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다. JK Flip-Flop의 timing diagram은 다음 과 같다. 다른 FF과 마찬가지로 output 값에서 time delay가 발생한다. (1,1)일 때 toggle 반전...2025.05.04
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디지털 논리실험 8주차 예비보고서2025.05.061. Gated D Latch Gated D Latch는 D와 EN을 입력 값으로 가지며, Q와 Q'를 출력 값으로 가진다. S-R Latch와 유사하지만 EN이라는 가드를 통해 S와 R의 값이 1,1이 되는 경우를 막는다는 점에서 차이가 있다. EN의 입력 값이 LOW일 때는 D 값과 상관없이 출력 값이 변하지 않으며, EN의 입력 값이 HIGH일 때는 D 값을 Q의 값으로 전달한다. 2. D Flip-flop D Flip-flop은 D Latch와 같이 D의 값을 Q의 값으로 전달해주지만, Latch와 달리 Flip-flop은 ...2025.05.06
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