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고려대학교 디지털시스템실험 A+ 5주차 결과보고서2025.05.101. Binary to 7-SEGMENT 이번 실험을 통해 7-segment의 8자리가 어떻게 동시에 보여지는지 알 수 있었습니다. Binary to 7-segment를 구현할 때에 저번 시간에 만들었던 binary to BCD를 사용하였고, 이렇게 만든 Binary to 7-segment 함수를 이용해 7-segment 계산기를 만들 수 있었습니다. 이 과정에서 간단한 동작을 하는 함수 하나를 만드는 데에도 그 안에 많은 함수가 쓰인다는 것을 알 수 있었습니다. 2. Adder/Subtractor와 연결한 7-SEGMENT 만들기...2025.05.10
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NAND와 NOR 게이트를 이용한 AND, OR, NOT 게이트 구현2025.05.111. NAND 게이트를 이용한 AND 게이트 구현 NAND 게이트는 두 입력이 모두 참일 때만 거짓을 출력하는 게이트이다. 따라서, NAND 게이트의 출력을 다시 NAND 게이트의 입력으로 연결하면 AND 게이트를 얻을 수 있다. AND 게이트의 논리식은 Q = (A NAND B) NAND (A NAND B)이며, 부울 대수를 통해 증명하였다. 2. NOR 게이트를 이용한 AND 게이트 구현 NOR 게이트는 두 입력이 모두 거짓일 때만 참을 출력하는 게이트이다. 따라서, NOR 게이트를 이용하여 AND 게이트를 구현하기 위해서는 입...2025.05.11
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디지털시스템설계실습_HW_WEEK72025.05.091. DFF with synchronous reset and enable 이번 실습에서는 DFF with synchronous reset and enable를 구현하였습니다. 실습 강의노트에 주어진 코드를 입력했지만, 결과 파형을 분석할 때 Q와 QBAR의 값이 반전되지 않는 결과가 생겼습니다. 이는 변수명을 잘못 입력해 생긴 결과였지만, 강의노트에 있는 모듈 코드에서 posedge clk과 'negedge reset'을 추가한 것이 asynchrous 일 때 쓰는 것처럼 보였습니다. 또한 D-FF의 동작원리에 대해서도 다시 한 번...2025.05.09
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A+ / 디지털시스템설계 가/감산기 실험보고서2025.05.131. 프로그래머블 반 가/감산기 A입력의 반전 유무에 따라 가산기와 감산기로 동작하며, XOR 게이트의 특성을 이용하여 두 회로를 하나로 합쳐 반가감산기 회로를 구성할 수 있다. 실험을 통해 이를 확인하고 이해할 수 있었다. 2. 프로그래머블 전 가/감산기 프로그래머블 전 가/감산기는 제어신호에 따라 가산기와 감산기로 동작할 수 있는 회로이다. 실험을 통해 이를 확인하고 이해할 수 있었다. 3. 4비트 병렬 가산기 7483 IC 소자를 이용하여 4비트 병렬 가산기를 구성하고, 입출력 관계를 실험적으로 확인할 수 있었다. 입력을 피가...2025.05.13
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[디지털공학개론] 아래의 POS형 부울 함수들에 대한 카르노 맵을 작성하세요. 단, 맵에는 '0'으로 채워지는 셀들만 표시하세요.2025.01.211. 부울 함수 간소화 이번 분석을 통해 카르노 맵을 사용하여 POS형 부울 함수를 시각화하고 간소화하는 방법을 확인했습니다. 각 함수에서 '0'으로 표시된 셀들은 함수가 0이 되는 특정 조건을 나타내며, 이를 통해 함수의 최적화를 도출할 수 있습니다. 카르노 맵은 복잡한 부울 함수를 시각적으로 이해하고 간소화하는 강력한 도구입니다. 이 방법은 특히 디지털 회로 설계에서 회로의 효율성을 높이는 데 유용합니다. 회로의 크기, 비용, 전력 소비를 줄이고, 성능을 향상시키는 데 중요한 역할을 합니다. 2. 디지털 논리 회로 설계 카르노 ...2025.01.21
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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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디지털시스템설계실습_HW_WEEK62025.05.091. 4-to-1 MUX 이번 실습에서는 4-to-1 MUX를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. if-else 문과 case 문을 사용하여 MUX를 구현했으며, 시뮬레이션 결과를 통해 입력 신호 s0, s1에 따라 출력 i0, i1, i2, i3가 정상적으로 동작하는 것을 확인할 수 있었습니다. 2. 4-bit 시프트 레지스터 4-bit 시프트 레지스터를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. non-blocking 할당을 사용하여 클록 신호에 맞춰 입력 sin 값이...2025.05.09
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디지털시스템설계 실습 13주차2025.05.091. 8bit -carry lookahead adder 하위모듈 구현 이번 실습에서는 8비트 carry lookahead adder의 하위 모듈을 구현하였습니다. carry lookahead adder는 carry 전파 지연을 줄이기 위해 설계된 adder 회로입니다. 이를 통해 더 빠른 연산 속도를 달성할 수 있습니다. 2. 32bit -carry select adder 모듈 구현 또한 32비트 carry select adder 모듈을 구현하였습니다. carry select adder는 carry 발생 여부에 따라 두 개의 결과를...2025.05.09
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디지털시스템설계실습_HW_WEEK82025.05.091. 16x8bit Register file 이번 과제에서는 16x8bit Register file을 구현했습니다. 이 구조는 4bit의 address, 8bit의 data 크기, 16개의 저장공간을 가지고 있습니다. wr_enable이 활성화되면 clk 신호에 맞춰 din 값이 wr_addr에 입력되어 저장됩니다. 이를 통해 데이터가 저장되는 과정을 이해할 수 있었습니다. 2. Shift Register Shift Register 모듈을 구현하면서 clk이 positive edge일 때 qout이 shift되는 과정을 통해 동작 ...2025.05.09
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