총 22개
-
디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
-
디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
-
디지털시스템설계 이론과제22025.05.091. 디지털 시스템 설계 이 과제는 디지털 시스템 설계에 대한 내용을 다루고 있습니다. 과제에서는 0부터 999까지 카운트하는 카운터 모듈과 11011 패턴을 검출하는 유한상태기계(FSM) 모듈을 설계하고 검증하는 내용이 포함되어 있습니다. 카운터 모듈은 동기화된 리셋 입력을 가지며, 999에서 다음 값으로 넘어갈 때 0으로 초기화됩니다. FSM 모듈은 중첩된 패턴 검출을 허용하는 Mealy 모델로 설계되었습니다. 과제를 통해 디지털 시스템 설계 및 검증 기법을 익힐 수 있습니다. 1. 디지털 시스템 설계 디지털 시스템 설계는 현대...2025.05.09
-
디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
-
고려대학교 디지털시스템실험 A+ 5주차 결과보고서2025.05.101. Binary to 7-SEGMENT 이번 실험을 통해 7-segment의 8자리가 어떻게 동시에 보여지는지 알 수 있었습니다. Binary to 7-segment를 구현할 때에 저번 시간에 만들었던 binary to BCD를 사용하였고, 이렇게 만든 Binary to 7-segment 함수를 이용해 7-segment 계산기를 만들 수 있었습니다. 이 과정에서 간단한 동작을 하는 함수 하나를 만드는 데에도 그 안에 많은 함수가 쓰인다는 것을 알 수 있었습니다. 2. Adder/Subtractor와 연결한 7-SEGMENT 만들기...2025.05.10
-
[디지털공학개론] 아래의 POS형 부울 함수들에 대한 카르노 맵을 작성하세요. 단, 맵에는 '0'으로 채워지는 셀들만 표시하세요.2025.01.211. 부울 함수 간소화 이번 분석을 통해 카르노 맵을 사용하여 POS형 부울 함수를 시각화하고 간소화하는 방법을 확인했습니다. 각 함수에서 '0'으로 표시된 셀들은 함수가 0이 되는 특정 조건을 나타내며, 이를 통해 함수의 최적화를 도출할 수 있습니다. 카르노 맵은 복잡한 부울 함수를 시각적으로 이해하고 간소화하는 강력한 도구입니다. 이 방법은 특히 디지털 회로 설계에서 회로의 효율성을 높이는 데 유용합니다. 회로의 크기, 비용, 전력 소비를 줄이고, 성능을 향상시키는 데 중요한 역할을 합니다. 2. 디지털 논리 회로 설계 카르노 ...2025.01.21
-
NAND와 NOR 게이트를 이용한 AND, OR, NOT 게이트 구현2025.05.111. NAND 게이트를 이용한 AND 게이트 구현 NAND 게이트는 두 입력이 모두 참일 때만 거짓을 출력하는 게이트이다. 따라서, NAND 게이트의 출력을 다시 NAND 게이트의 입력으로 연결하면 AND 게이트를 얻을 수 있다. AND 게이트의 논리식은 Q = (A NAND B) NAND (A NAND B)이며, 부울 대수를 통해 증명하였다. 2. NOR 게이트를 이용한 AND 게이트 구현 NOR 게이트는 두 입력이 모두 거짓일 때만 참을 출력하는 게이트이다. 따라서, NOR 게이트를 이용하여 AND 게이트를 구현하기 위해서는 입...2025.05.11
-
디지털시스템설계실습_HW_WEEK72025.05.091. DFF with synchronous reset and enable 이번 실습에서는 DFF with synchronous reset and enable를 구현하였습니다. 실습 강의노트에 주어진 코드를 입력했지만, 결과 파형을 분석할 때 Q와 QBAR의 값이 반전되지 않는 결과가 생겼습니다. 이는 변수명을 잘못 입력해 생긴 결과였지만, 강의노트에 있는 모듈 코드에서 posedge clk과 'negedge reset'을 추가한 것이 asynchrous 일 때 쓰는 것처럼 보였습니다. 또한 D-FF의 동작원리에 대해서도 다시 한 번...2025.05.09
-
A+ / 디지털시스템설계 가/감산기 실험보고서2025.05.131. 프로그래머블 반 가/감산기 A입력의 반전 유무에 따라 가산기와 감산기로 동작하며, XOR 게이트의 특성을 이용하여 두 회로를 하나로 합쳐 반가감산기 회로를 구성할 수 있다. 실험을 통해 이를 확인하고 이해할 수 있었다. 2. 프로그래머블 전 가/감산기 프로그래머블 전 가/감산기는 제어신호에 따라 가산기와 감산기로 동작할 수 있는 회로이다. 실험을 통해 이를 확인하고 이해할 수 있었다. 3. 4비트 병렬 가산기 7483 IC 소자를 이용하여 4비트 병렬 가산기를 구성하고, 입출력 관계를 실험적으로 확인할 수 있었다. 입력을 피가...2025.05.13
-
디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
2 / 3
