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디지털 논리 회로 연습문제2024.09.231. 디지털시스템 설계 실습 1.1. 실험 결과 보고서 1.1.1. 진리표 작성 주어진 내용에 따르면, 이 실험에서는 회로의 진리표를 작성하는 것이 주요 과제였다. 진리표란 논리 회로의 입력과 출력 관계를 표로 나타낸 것으로, 입력변수의 모든 조합에 대한 출력 상태를 체계적으로 정리한 것이다. 이 실험에서는 그림과 같은 회로에 대한 진리표를 작성하였다. 입력변수 A, B, C에 따라 출력 F1과 F2가 어떻게 결정되는지를 체계적으로 표현하였다. 진리표를 작성함으로써 복잡한 논리 회로의 입출력 관계를 명확히 확인할 수 있다. ...2024.09.23
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스톱워치 디지털2024.09.231. 디지털 시계 프로젝트 개요 1.1. 프로젝트 목적 디지털 시계 프로젝트의 목적은 VHDL을 활용하여 다수의 7-segment로 디지털 시계를 구현할 수 있다는 것이다. 본 프로젝트를 통해 학생들은 VHDL 프로그래밍 능력과 다양한 회로 설계 능력을 기를 수 있으며, 키트의 segment 활용 및 클락 신호 처리 능력도 향상시킬 수 있다. 또한 통합적인 이해력을 기르고 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있다. 1.2. 프로젝트 구현 기능 1.2.1. 시계 작동 시계 작동은 디지털 시계 프로젝트의 핵심 기...2024.09.23
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전감산기2024.10.021. 전감산기 설계 1.1. 실습 목적 전감산기 설계 실습의 목적은 한 자리 2진수 뺄셈 시 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다는 점을 이해하는 것이다. 이를 통해 전감산기의 동작 원리를 이해하고, 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법을 배울 수 있다. 또한 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식의 코드 작성법도 익힐 수 있다. 1.2. 전감산기의 진리표 전감산기의 진리표는 다음과 같다. 입력...2024.10.02
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전감산기 Verilog 설계2024.10.181. 전가산기 설계 1.1. 실습 목적 전가산기 설계의 실습 목적은 전가산기를 설계하는 과정을 통해 조합 논리회로를 VHDL로 설계하는 방법을 공부하는 것이다. 또한 이 실습을 통해서는 if~then~elsif~end if(VHDL) 형식과 다양한 방법으로 전가산기를 설계하는 법을 배울 수 있다. 1.2. 전가산기의 진리표 전가산기의 진리표는 3비트의 이진 입력 x, y, z와 2비트의 이진 출력 C(carry), S(sum)로 구성되어 있다. 이때 입력 x, y, z는 각각 한 자리 이진수를 나타내고, 캐리 C는 윗자리로 올라가...2024.10.18
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비밀번호2024.10.151. 키패드를 이용한 비밀번호 입력기 1.1. 키패드(KeyPAD) 1.1.1. 정적 인터페이스(Static Interface) 방식 정적 인터페이스(Static Interface) 방식은 키를 포트에 일대 일로 연결하여 입력을 검사하는 방식이다. 이 방식은 하드웨어 구성이 간편하고 소프트웨어 구현이 쉬운 장점이 있다. 그러나 많은 키 입력이 필요할 때 키의 개수 만큼의 포트를 사용하기 때문에 포트 사용이 비효율적이다. 키패드(KeyPAD)에서 정적 인터페이스 방식을 사용하면 각 키에 대응하는 포트가 있어 어떤 키가 눌렸는지 ...2024.10.15
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시스템해석2024.10.141. 하드웨어 기술 언어의 개요 1.1. 하드웨어 기술 언어의 정의 및 특징 하드웨어 기술 언어(HDL : Hardware Description Language)는 회로 설계용 언어를 말하며, 하드웨어를 소프트웨어와 같이 프로그래밍하고, 컴퓨터의 도움을 받아 알기 쉽고 정확하게 회로를 설계하기 위한 언어이다. 하드웨어 기술 언어가 가져야 할 특징은 다음과 같다. 첫째, 형식적으로 정확하게 되어 있고, 해석 시 사람에 따라 다르게 해석하지 않을 것이다. 둘째, 컴퓨터를 이용하여 읽을 수 있고 simulation하여 동작을 확인 할 ...2024.10.14
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디지털논리회로 5장 연습문제2024.10.141. 기본적인 디지털 논리회로 설계 1.1. 실습 목적 본 실습의 목적은 기본 논리 게이트로 구성된 회로를 Schematic과 VHDL로 각각 설계하여 시뮬레이션 후, 시뮬레이션 결과가 작성한 진리표와 일치하는지 확인함으로써 논리회로 설계 과정과 설계 방식의 차이점과 장단점을 비교하는 것이다." 1.2. 실습 내용 1.2.1. Schematic 설계 ISE 또는 Quartus에서 새로운 프로젝트를 생성하고 Block Diagram/Schematic을 이용해 [그림 3-14]의 회로를 설계하는 것이다"" [그림 3-14]의 회로는...2024.10.14
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디지털 논리 회로 연습문제2024.09.061. 디지털시스템 설계 실습 1.1. 논리게이트 조합을 이용한 회로 설계 1.1.1. 진리표와 논리식 진리표와 논리식은 디지털 회로 설계의 가장 기본적인 토대이다. 진리표는 입력 변수의 조합에 따른 출력 값을 체계적으로 정리한 표이다. 이를 통해 입력과 출력의 관계를 쉽게 파악할 수 있다. 한편 논리식은 진리표의 정보를 부울 대수를 이용하여 표현한 것이다. 이는 논리 회로를 구현할 때 활용된다. 진리표는 각 입력 변수의 값의 조합에 따라 출력 값이 어떻게 결정되는지를 보여준다. 예를 들어, 논리게이트 AND의 진리표를 살펴보면...2024.09.06