1. Count-Up Ripple Counter (상향 리플 계수기) TTL IC 7476 dual JK FF을 이용하여 구성한 비동기 계수기로, CLK 신호 입력에 따라 이진수가 0000에서 1111까지 순차적으로 증가한다. Master slave FF를 통과할수록 출력의 주기가 2배로 늘어나며, 오실로스코프 측정 결과 CLK와 L4 사이의 지연시간은 0.16μs로 나타났다. 계수기 작동 중 Switch를 0V로 하면 이전 상태를 유지한다. 2. Count-Down Ripple Counter (하향 리플 계수기) TTL IC 74...

1. Count-Up Ripple Counter 7476 dual JK FF을 이용하여 구성한 상향 이진 계수기. 모든 J, K 단자 및 preset 단자를 +5V에 연결하고 SW1을 CLK으로 사용하여 0부터 15까지 순차적으로 계수. 입력 클록의 하강 엣지마다 출력이 변화하며, 4비트 출력(L1, L2, L3, L4)으로 십진수 0~15를 표현. 직전 FF의 출력이 다음 FF의 클록으로 사용되어 시간 지연 발생. 2. Count-Down Ripple Counter 상향 계수기와 반대로 작동하는 하향 이진 계수기. 동일한 JK F...