1. 전자회로 실험 및 설계 이번 프로젝트의 목적은 93의 전압이득(20log[Vout/vin] = 39.37)을 가지며, 가청주파수 대역(20Hz ~ 20kHz)에 속하는 Multi-Stage Amp를 설계하는 것이다. 설계 과정에서는 Common Emitter와 Common Collector 증폭기의 특성을 고려하여 Differential Pair Amp - Common Emitter Amp - Common Collector Amp의 3단 구조로 회로를 구성하였다. 각 단계의 전압이득을 계산하고 차단주파수를 조절하는 과정을 거쳐...