1. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...

1. Verilog HDL 디지털 회로 설계 1MHz 클럭을 100Hz로 변환하여 시간 카운팅을 구현했습니다. 밀리초부터 시간까지의 계층적 카운터 구조를 설계하여 정확한 시간 측정을 가능하게 했습니다. 초기화, 클럭 분주, 레지스터 관리 등 기본적인 디지털 회로 설계 원리를 적용하여 모듈식 구조로 구현했습니다. 2. TEXT LCD 디스플레이 제어 TEXT LCD를 제어하기 위해 상태 머신을 설계하여 초기화, 함수 설정, 디스플레이 온오프, 진입 모드 등의 단계를 거쳐 LCD를 초기화하고 데이터를 표시했습니다. 각 기능별로 다른 화...