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아날로그 및 디지털회로 설계 실습결과 보고서2025.01.061. RS 래치 RS 래치는 교차교합된 두 NOR 게이트로 만들어진 순차식 회로로, 기본 기억소자장치입니다. 입력 R이 1일 때 출력 Q는 0으로 리셋되고, 입력 S가 1일 때 출력 Q는 1로 셋됩니다. 두 입력 R과 S 모두 0인 경우에는 현재 상태의 Q와 ~Q값을 그대로 유지하게 됩니다. R과 S가 모두 1인 경우는 금지된 입력에 해당합니다. 2. Edge-triggered 플립플롭 Edge-triggered 플립플롭은 클록신호가 0에서 1로 또는 1에서 0으로 바뀌는 순간에만 입력을 샘플링합니다. Rising edge에서 클록...2025.01.06
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중앙대학교 아날로그및디지털회로설계실습 6차 예비보고서2025.01.041. 위상 제어 루프(PLL) 위상 제어 루프는 전압 제어 발진기의 출력 위상을 입력 신호의 위상과 비교하여 두 신호의 위상차이를 가지고 전압 제어 발진기를 제어하는 피드백 시스템입니다. PLL의 3개 기본 요소는 위상 검출기, 루프 필터, 가변 발진기(전압 제어 발진기)입니다. 위상 검출기는 Reference voltage와 VCO의 출력 전압을 비교하여 위상 차이에 해당하는 파형을 출력하며, 실험에서는 XOR 게이트를 사용하여 구현하였습니다. 루프 필터는 RC를 이용한 1차 LPF로, 위상 검출기 출력의 평균값을 DC 전압으로 ...2025.01.04
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중앙대학교 아날로그및디지털회로설계실습 8차 예비보고서2025.01.041. RS 래치 RS 래치는 두 개의 NOR 게이트 또는 NAND 게이트를 이용하여 만들 수 있습니다. NOR 게이트 RS 래치와 NAND 게이트 RS 래치는 같은 입력에 대해 출력이 반대입니다. NOR 게이트 RS 래치는 S와 R이 모두 0일 때 이전 값이 유지되고, NAND 게이트 RS 래치는 S와 R이 모두 1일 때 이전 값이 유지됩니다. 또한 NOR 게이트 RS 래치는 S와 R이 모두 1인 경우, NAND 게이트 RS 래치는 S와 R이 모두 0인 경우에 부정 입력이 나타납니다. 진동 또는 준안정 상태를 방지하기 위해 부정 입...2025.01.04
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아날로그 및 디지털회로설계실습 7장 결과보고서2025.01.041. 논리 게이트 구현 및 동작 실험을 통해 AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 진리표와 등가회로를 작성하고 입출력 전압을 측정하였다. NAND 게이트만을 사용하여 AND, OR, NOT 게이트의 등가회로를 구성하였으며, 3입력 NAND 게이트의 등가회로도 구현하였다. 2. 게이트 소자의 시간 지연 특성 AND 게이트와 OR 게이트를 여러 개 직렬로 연결하고 오실로스코프로 입출력 신호를 측정하여 시간 지연을 확인하였다. AND 게이트의 경우 한 stage당 rise time delay 5.5...2025.01.04
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NAND 게이트의 활용과 논리 회로 구성2025.01.021. NAND 게이트의 특성과 활용 NAND 게이트는 논리 게이트의 하나로, 두 개의 입력 중 하나 이상이 0일 때 출력이 1이 되는 특성을 가지고 있습니다. 이러한 NAND 게이트는 다른 논리 게이트들을 구성하는 데에 매우 중요한 역할을 하며, 특히 다른 모든 논리 게이트를 구성할 수 있는 유일한 게이트로 알려져 있습니다. 이러한 이유로 많은 회로에서 NAND 게이트를 사용하는 것이 일반적이며, 두 개의 NAND 게이트를 사용하여 AND 게이트를 구성할 수 있습니다. 이는 더 복잡한 논리 회로를 구성하는 데에 필요한 기본적인 블록...2025.01.02
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아날로그 및 디지털회로설계실습 11장 결과보고서2025.01.041. 비동기식 카운터 비동기 카운터는 첫 번째 Flip-Flop에만 클록이 입력되고, 이후 FF는 이전 FF의 출력을 입력으로 사용한다. 이 때문에 delay가 발생되고, glitch나 ripple 현상이 일어나게 된다. 두번째 FF부터는 이전단의 출력을 입력으로 사용하므로 한 stage를 거칠수록 Qn값의 주기가 2배씩 늘어나며 이것을 '분주회로'의 특성으로 볼 수 있다. 때문에 각 stage의 결과값을 이진법기준으로 한자리씩 할당하였을 때, 그 결과값은 clk가 한 주기 지날때마다 1(2)씩 증가하는 결과를 출력할 수 있다. 2...2025.01.04
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컴퓨터 아키텍처의 기본 개념과 발전 과정2024.12.311. 메모리 컴포넌트 메모리 컴포넌트를 컴퓨터 과학의 관점에서 분류하는 방법을 배웁니다. 프로세서와 직접 연결되는 메인/로컬 메모리와 2차 메모리의 특성을 이해하고, 이를 통해 현존하는 메모리 기술의 체계와 발전 방향을 파악할 수 있습니다. 2. 디지털 회로의 기초 이론 MOS 트랜지스터와 부울 대수의 기본 원리를 학습합니다. 이를 통해 복잡한 컴퓨터 시스템을 구현하는 데 있어 디지털 회로의 기본 토대가 되는 개념을 이해할 수 있습니다. 3. CPU 아키텍처 RTL(Register Transfer Level) 설계 기준으로 CPU ...2024.12.31
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숫자표시기와 응용 실험 결과 보고서2024.12.311. 7-세그먼트 표시기 7-세그먼트 표시기(7-segment display)의 구성원리를 이해하고 이를 구동하는 방법을 실습했습니다. 디코더를 이용하여 BCD 코드를 활용하고 여러 가지 디코더를 활용한 설계를 진행하여 숫자표시기-디코더 조합의 사용법을 익혔습니다. 2. BCD 디코더 7447 BCD 디코더를 사용하여 BCD 코드를 7-세그먼트 표시기에 올바르게 표시하는 것을 확인했습니다. 이진 코드를 DCBA로 받아들이는 디코더의 특성을 이해하고, 이를 고려하여 회로를 설계했습니다. 3. 회로 설계 및 문제 해결 실험 과정에서 발...2024.12.31
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광운대학교 전기공학실험 M2. 아날로그 및 디지털 기초 회로 응용 결과레포트2024.12.311. KCL 및 KVL 확인 실험을 통해 KCL(Kirchhoff's Current Law)과 KVL(Kirchhoff's Voltage Law)을 확인했습니다. 아두이노 프로그램으로 측정한 전압과 전류 값이 수작업 측정 결과와 거의 일치하여, 아두이노를 활용한 실시간 측정이 효율적임을 알 수 있었습니다. 다만 아두이노 전원 전압의 정확성과 저항 값의 오차로 인해 약간의 차이가 발생했는데, 이를 보완하기 위해 실측값을 코드에 반영하는 등의 방법을 고려해볼 수 있습니다. 2. 반가산기 및 전가산기 구현 반가산기와 전가산기 회로를 TT...2024.12.31
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아날로그 및 디지털 기초 회로 응용 실험2024.12.311. 키르히호프의 전압법칙 및 전류법칙 키르히호프의 전압법칙(KVL)은 기준전류방향을 따라 한 루프내에서의 전압의 합이 0이 된다는 것을 의미합니다. 키르히호프의 전류법칙(KCL)은 한 분기점에서 들어오는 전류와 나가는 전류가 같다는 것을 의미합니다. 이러한 법칙을 이용하여 회로의 전압과 전류를 계산할 수 있습니다. 2. 반가산기 및 전가산기 반가산기는 올림수 없이 단지 두 수를 더하는 가산기입니다. 전가산기는 올림수와 두 수를 함께 더하는 가산기입니다. 이들의 입력과 출력 관계는 진리표를 통해 확인할 수 있으며, 논리연산자를 이용...2024.12.31
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