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중앙대 전기회로설계실습 결과보고서7_RC회로의 시정수 측정회로 및 방법설계(보고서 1등)2025.05.101. RC회로의 시정수 측정 실습을 통해 RC회로의 시정수를 측정하는 방법을 알아보았다. DMM의 내부저항을 활용하여 RC회로를 구성하고, 10V 직류전압을 이용한 실험에서 이론적 계산 값과 실제 측정 값의 오차가 7.95%로 나타났다. 또한 Function Generator를 이용한 실습에서는 시정수가 9μs로 계산된 10μs와 10%의 오차를 보였다. 오차의 원인으로는 저항과 커패시터의 값 차이, 시계를 이용한 수동 측정의 한계 등이 지적되었다. 2. RC회로의 과도응답 특성 RC회로에 사각파를 인가했을 때의 전압 및 전류 파형...2025.05.10
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중앙대 전기회로설계실습 결과보고서10_RLC 회로의 과도응답 및 정상상태 응답 (보고서 1등)2025.05.101. RLC 회로의 과도응답 및 정상상태 응답 RLC직렬회로의 과도응답 및 정상상태 응답을 가시적으로 관찰하고 이론과 비교하기 위해 실습을 진행하였다. 저감쇠, 임계감쇠, 과감쇠 등 다양한 응답 특성을 실험을 통해 확인하고 이론값과 비교하였다. 공진주파수 측정 실험도 수행하였다. 실험 과정에서 발생한 오차의 원인을 인덕터의 내부저항, 저항의 미세한 차이, 커패시터의 온도 민감성 등으로 분석하였다. 1. RLC 회로의 과도응답 및 정상상태 응답 RLC 회로는 저항(R), 인덕터(L), 캐패시터(C)로 구성된 전기 회로로, 과도응답과 ...2025.05.10
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중앙대 전기회로설계실습 결과보고서11_공진회로(Resonant Circuit)와 대역여파기 설계 (보고서 1등)2025.05.101. RLC 직렬 및 병렬 공진회로 RLC 직렬 및 병렬 공진회로의 주파수응답을 이해하고 필터에서의 응용을 이해하기 위해 실습을 진행하였다. (a) 직렬-Q=1일 경우, (b) 직렬-Q=10일 경우, (c) 병렬-Q=1일 경우에 대한 실험 결과와 분석을 제시하였다. 실험에 사용된 소자의 정확한 값을 사용해 계산한 물리량과 실험에서의 결과를 비교하였으며, 오차 원인에 대해 논의하였다. 2. 공진주파수, 반전력 주파수, 대역폭, Q-factor 실험을 통해 공진주파수, 반전력 주파수, 대역폭, Q-factor를 측정하고 이론값과 비교하...2025.05.10
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중앙대 전기회로설계실습 예비보고서3 (보고서 1등)2025.05.101. 분압기 설계 설계실습 3. 분압기(Voltage Divider) 설계의 목표는 출력전압이 12V로 고정되어 있는 한 대의 DC Power Supply를 이용하여 정격전압이 3V ±10%, 정격전류가 3mA ±10%인 IC chip에 전력을 공급할 수 있는 분압기를 설계하는 것이다. 단, IC chip이 동작하지 않을 때, 즉 전력을 소비하지 않을 때 IC chip에 9V이상 걸리지 말아야 한다. 분압기 설계 시 부하 효과를 고려하지 않은 잘못된 설계와 부하 효과를 고려한 현실적 설계를 다루고 있다. 2. 분압기 회로 설계 분압...2025.05.10
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Thevenin 등가회로 설계 / 전기회로설계실습 예비보고서 중앙대 42025.05.021. Thevenin 등가회로 설계 이 보고서는 Thevenin 등가회로를 설계, 제작, 측정하여 원본 회로 및 이론값과 비교하는 실험에 대한 것입니다. 보고서에는 KVL을 적용하여 각 전류 I1, I2, I3를 계산하고, Thevenin 등가회로의 Vth와 Rth를 구하는 과정이 자세히 설명되어 있습니다. 또한 실험 방법과 측정 결과에 대해서도 기술되어 있습니다. 1. Thevenin 등가회로 설계 Thevenin 등가회로 설계는 전기 회로 분석에 있어 매우 중요한 개념입니다. Thevenin 등가회로는 복잡한 회로를 간단한 등가...2025.05.02
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아주대학교 기초전기실험 A+ 결과보고서 Ch. 15 (AC)2025.05.031. 고역통과 R-C 필터 이 실험은 커패시터와 저항을 직렬로 연결하여 고역통과 필터를 구성하고, 고주파 전압이 들어올 때만 높은 전압이 출력되도록 하는 실험입니다. 커패시터의 특성상 DC 전압이 들어오면 충전 후 개방 상태가 되고, 전압이 낮을 때는 커패시터가 유사하게 높은 전압을 가지므로 저항에 낮은 전압만 인가됩니다. 따라서 전압이 높을 때만 커패시터에 낮은 전압이 인가되고 저항에 높은 전압이 인가됩니다. 2. 차단주파수 계산 실험에서 계산된 차단주파수 f_c는 1607.63Hz이며, 그래프에서 확인한 값은 1.7kHz, 위상...2025.05.03
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한양대 Half adder & Full adder2025.05.041. 반가산기 (Half adder) 반가산기는 기본적인 덧셈 연산을 하는 장치로, 입력 2개(a,b)와 출력 2개(c,s)로 구성됩니다. 출력 C는 Carry로 상위 비트로 올라가는 자리 올림 수를 의미하고, 출력 S는 Sum으로 두 비트의 합을 나타냅니다. 반가산기는 OR, NOT, AND 등의 게이트를 활용해 회로를 구성할 수 있습니다. 2. 전가산기 (Full adder) 전가산기는 이진수의 한 자릿수를 연산하고, 하위 비트에서 올라오는 자리올림수 입력을 포함하여 출력합니다. 전가산기는 입력 Cin, A, B와 출력 Cout...2025.05.04
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한양대 Register2025.05.041. D Flip-Flop D Flip-Flop은 SR FF에 Not gate를 추가한 것으로, (0,1)과 (1,0) 값만 사용하고 싶을 때 input 낭비 없이 사용할 수 있다. D에 0이 입력되면 Q에는 1이 출력되고 Q'에는 0이 출력된다. 반대로, 1이 입력되면 Q에는 0이 출력되고 Q'에는 1이 출력된다. D FF의 timing diagram은 T FF의 timing diagram과 큰 차이가 있다. 다른 FF는 모두 positive edge로 clock이 0에서 1로 바뀌는 시점에 작동하지만, T FF은 negative...2025.05.04
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전기전자개론 실험보고서 직병렬회로 설계 및 휘스톤브릿지2025.05.041. 직렬저항 회로 직렬회로에서 전류 흐름 경로는 하나로 각 저항에 흐르는 전류는 같다. 합성저항은 RT = R1 + R2 + ... + RN이다. 키르히호프의 전압법칙을 이용하여 미지의 전압과 저항을 구할 수 있다. 2. 병렬저항 회로 병렬회로에서 각 저항에 걸리는 전압은 같고 전체전류는 각 저항에 흐르는 전류의 합과 같다. 합성저항은 1/Req = 1/R1 + 1/R2 + ... + 1/RN이다. 키르히호프의 전류법칙을 이용하여 분기점에서 전류의 합을 구할 수 있다. 3. 직병렬 회로 해석 직병렬회로는 직렬회로와 병렬회로의 조합...2025.05.04
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증폭기의 주파수 응답 특성 결과 보고서2025.05.041. 증폭기의 주파수 응답 특성 실험을 통해 1kHz, 100mV_{p-p}, V_{DD} = 5V 조건에서 증폭기의 주파수 응답 특성을 측정하였다. 입력 전압 100mV에 대해 출력 전압을 측정한 결과, 1kHz에서 209mV, 4V의 전압 이득 19.13V/V를 보였다. 주파수가 증가함에 따라 전압 이득이 감소하여 100kHz에서 2.4V, 11.48V/V, 1MHz에서 233mV, 1.2V/V를 나타냈다. 3dB 주파수는 81kHz로 측정되었다. 입력 전압 측정 시 오차가 발생하였고, 3dB 주파수 계산 값과 측정 값의 차이가...2025.05.04
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