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반파 및 전파 정류 회로 실험2025.11.171. 반파 정류(Half-Wave Rectification) 반파 정류는 하나의 다이오드를 사용하여 정현파 입력 신호로부터 직류값을 얻는 회로이다. 반파 정류 신호의 평균값은 피크 전압의 31.8%이며, 식 Vdc = 0.318Vm을 만족한다. 다이오드의 순방향 바이어스 천이전압(VT)이 입력 신호의 피크값에 비해 크지 않으면 직류값에 현저한 영향을 미친다. 실험에서는 1kHz, 8Vp-p의 정현파 신호를 사용하여 반파 정류 회로의 출력 전압과 파형을 측정하고 이론값과 비교한다. 2. 전파 정류(Full-Wave Rectificat...2025.11.17
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클리퍼 회로 실험 예비보고서2025.11.171. 클리퍼(리미터) 회로의 원리 클리퍼 회로는 입력되는 파형의 특정 레벨 이상이나 이하를 잘라내는 회로로, 저항과 다이오드의 조합으로 구성된다. 건전지를 이용해 인가 전압에 추가적으로 상하 이동을 제공할 수 있다. 양의 클리퍼는 양의 반주기 동안 입력 파형을 적절한 DC 값으로 잘라내며, 음의 클리퍼는 음의 반주기 동안 입력 파형을 잘라낸다. 다이오드의 연결 방향에 따라 잘라지는 파형의 위치가 변한다. 2. 병렬 클리퍼 회로 실험 병렬 클리퍼는 저항을 직렬로 하고 다이오드를 순방향 바이어스 상태로 병렬 연결하는 구조이다. 1kHz...2025.11.17
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전기회로실험 인덕턴스의 측정 및 직병렬 연결2025.11.121. 인덕턴스와 유도성 리액턴스 인덕턴스 L은 전류의 변화에 역작용하는 코일의 특성으로 단위는 헨리(H)이다. 유도성 리액턴스는 역기전력을 유발시키는 인덕턴스의 능력으로 기호는 XL이며 단위는 옴(Ω)이다. 유도성 리액턴스는 주파수와 인덕턴스에 따라 선형적으로 비례하며 XL = 2πfL 식으로 계산된다. 모든 인덕터는 저항 성분을 가지고 있으며, 직류전류는 인덕터의 인덕턴스에 영향을 미치지 못한다. 2. 주파수가 인덕턴스에 미치는 영향 실험 결과에서 주파수가 증가함에 따라 유도성 리액턴스도 증가함을 확인할 수 있다. 2kHz에서 1...2025.11.12
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기본 논리게이트 실험 예비보고서2025.11.131. 기본 논리게이트 논리게이트는 불리안 함수를 구현하는 장치로, 이진 입력에 대해 논리적 연산을 수행하고 단일 이진 출력으로 나타낸다. AND, OR, NOT, NAND, NOR, XOR, XNOR 등의 기본 게이트가 있으며, 진리표로 입출력 관계를 표현한다. 다이오드나 트랜지스터로 구현되며, 증폭을 통해 모든 불리안 로직을 구성할 수 있다. 현대 컴퓨터의 연산은 논리게이트 조합을 기반으로 이루어진다. 2. TTL IC 논리게이트 TTL IC는 멀티 이미터 트랜지스터를 사용한 회로로, 간단한 구성과 저전력, 고속동작의 장점이 있다...2025.11.13
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클리핑과 클램핑 회로 실험 결과 분석2025.11.161. 클리핑 회로(Clipping Circuit) 클리핑 회로는 입력신호의 특정 전압 이상 또는 이하의 신호를 제거하는 회로입니다. 병렬 클리퍼는 입력전압이 양(+)일 때 다이오드가 역방향 바이어스되어 회로가 차단되고, 음(-)일 때 순방향 바이어스되어 도통됩니다. 직렬 클리퍼는 양(+)에서 도통되어 출력전압이 입력전압과 같고, 음(-)에서 차단되어 출력전압이 0이 됩니다. 2중 바이어스 병렬 클리핑 회로는 양과 음의 특성을 모두 가지며, 설정된 전압값 이상/이하의 신호를 제한합니다. 2. 클램핑 회로(Clamping Circuit...2025.11.16
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TTL 논리게이트와 드모르간의 법칙 실험2025.11.161. 드모르간의 법칙 (DeMorgan's Law) 드모르간의 법칙을 이용하여 부울 논리식을 간단하게 하고 개선하는 방법을 학습했다. NAND 게이트로 구성한 회로에서 두 입력이 모두 0인 경우만 출력이 0이 되고 나머지는 1이 되어 OR 게이트와 동일함을 확인했다. 이는 드모르간의 법칙을 적용한 논리식 변환의 실제 사례를 보여준다. 2. XOR 게이트 (Exclusive-OR Gate) XOR 게이트는 두 입력의 상태가 다를 때 출력이 1이고 같으면 0이다. 세 가지 방법으로 구성했다: (1) NOT, AND, OR 게이트 조합으...2025.11.16
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JK flip-flop 실험 결과 및 특성 분석2025.11.161. JK Flip-Flop의 기본 동작 원리 JK flip-flop은 J와 K 입력값에 따라 다양한 동작을 수행한다. J=0, K=0일 때는 이전 상태를 유지하고, J=0, K=1일 때는 0으로 리셋, J=1, K=0일 때는 1로 셋, J=1, K=1일 때는 토글(이전 상태와 반전)된다. 본 실험에서는 TTL IC 7402 NOR gate, TTL IC 7404 NOT gate, TTL IC 7410 3입력 AND gate를 사용하여 JK flip-flop을 구성하고 진리표를 완성시켰다. 2. Single Chip JK Flip-...2025.11.16
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Shift Registers 실험 결과보고서2025.11.161. Serial Input-Parallel Output (SIPO) Shift Register SIPO shift register는 직렬 입력과 병렬 출력을 가진 레지스터로, TTL IC 7474 2개로 구성된다. 실험에서 Switch 1에 CL, Switch 2에 D, Switch 3에 CLK를 연결하여 동작을 관찰했다. Switch 2가 1일 때는 다이오드가 순차적으로 켜지고, 0일 때는 순차적으로 꺼진다. CLK 신호의 rising edge에서만 데이터가 이동하며, 함수 발생기로 생성한 5V와 0V의 사각파를 사용하여 정확한...2025.11.16
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이진 계수기 실험 결과 분석 및 특성 연구2025.11.161. Count-Up Ripple Counter (상향 리플 계수기) TTL IC 7476 dual JK FF을 이용하여 구성한 비동기 계수기로, CLK 신호 입력에 따라 이진수가 0000에서 1111까지 순차적으로 증가한다. Master slave FF를 통과할수록 출력의 주기가 2배로 늘어나며, 오실로스코프 측정 결과 CLK와 L4 사이의 지연시간은 0.16μs로 나타났다. 계수기 작동 중 Switch를 0V로 하면 이전 상태를 유지한다. 2. Count-Down Ripple Counter (하향 리플 계수기) TTL IC 74...2025.11.16
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BCD 계수기 실험 결과보고서2025.11.161. BCD(Binary-Coded-Decimal) 계수기 BCD 계수기는 0000부터 1001까지 이진수로 계수하다가 1010(십진법 10)이 되는 순간 NAND gate의 출력이 0으로 변하면서 저장된 값이 clear되어 다시 0000으로 돌아가는 십진 계수 회로이다. TTL IC 7490을 사용하여 구현할 수 있으며, 이론적 동작과 실험 결과가 일치함을 확인할 수 있다. 2. JK 플립플롭(JK Flip-Flop)을 이용한 십진계수기 TTL IC 7400 NAND gate와 TTL IC 7476 JK FF를 사용하여 십진계수기...2025.11.16
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