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Verilog HDL
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2024.10.29
1. 개요 1.1. 실험 목적 Verilog HDL 언어를 사용하여 Combinational Logic을 설계 및 실험(Encoder/Decoder, Mux/Demux 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하며, 장비로 동작을 확인하는 것이 실험 목적이다. 1.2. 배경이론 및 개념 Verilog HDL에서 사용되는 주요 기본 개념은 다음과 같다."" wire 자료형은 논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결선을 나타내며, 값을 저장하지 않고 연속 할당문이나 게이트 프리미티브 등의 구동자에 ...
2024.10.29
# Verilog HDL
# Combinational Logic
# Encoder/Decoder
# Mux/Demux
# wire
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2025년 02월 23일 일요일
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