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가산기 예비보고서2024.09.121. 가산기 1.1. 기본 개념 가산기는 디지털 시스템에서 중요한 역할을 하는 조합 논리회로이다. 이진수의 덧셈을 수행하는 가산기는 컴퓨터뿐만 아니라 다양한 디지털 시스템에 사용된다. 가산기의 기본적인 동작 원리를 이해하는 것은 디지털 시스템을 이해하는 데 있어 매우 중요하다. 가산기의 가장 기본적인 구조는 반가산기(half adder)이다. 반가산기는 이진수 두 개를 입력받아 합과 자리올림 수를 출력한다. AND 게이트와 XOR 게이트로 구성된 간단한 회로로 구현할 수 있다. 반가산기의 진리표와 논리 수식은 다음과 같다. A...2024.09.12
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아주대학교 논리회로실험 실험32024.09.241. 실험 개요 1.1. 실험 목적 실험 목적은 논리회로를 이용하여 가산기와 감산기를 구성하고, 이들의 구조와 동작 원리를 이해하는 것이다. 구체적으로 살펴보면, 실험에서는 기본적인 조합 논리회로인 반가산기, 전가산기, 반감산기, 전감산기를 구성하고 이들의 입출력 관계를 확인하는 것을 목적으로 한다. 이를 통해 이진수의 덧셈과 뺄셈 과정을 이해하고, 불 대수식과 드 모르간의 법칙을 활용하여 회로를 간소화하는 방법을 익히고자 한다. 나아가 이러한 기본적인 가산기와 감산기의 이해를 바탕으로, 더 복잡한 병렬 가감산기와 같은 응용...2024.09.24
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디지털 논리 회로 연습문제2024.09.231. 디지털시스템 설계 실습 1.1. 실험 결과 보고서 1.1.1. 진리표 작성 주어진 내용에 따르면, 이 실험에서는 회로의 진리표를 작성하는 것이 주요 과제였다. 진리표란 논리 회로의 입력과 출력 관계를 표로 나타낸 것으로, 입력변수의 모든 조합에 대한 출력 상태를 체계적으로 정리한 것이다. 이 실험에서는 그림과 같은 회로에 대한 진리표를 작성하였다. 입력변수 A, B, C에 따라 출력 F1과 F2가 어떻게 결정되는지를 체계적으로 표현하였다. 진리표를 작성함으로써 복잡한 논리 회로의 입출력 관계를 명확히 확인할 수 있다. ...2024.09.23
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전감산기2024.10.021. 전감산기 설계 1.1. 실습 목적 전감산기 설계 실습의 목적은 한 자리 2진수 뺄셈 시 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다는 점을 이해하는 것이다. 이를 통해 전감산기의 동작 원리를 이해하고, 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법을 배울 수 있다. 또한 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식의 코드 작성법도 익힐 수 있다. 1.2. 전감산기의 진리표 전감산기의 진리표는 다음과 같다. 입력...2024.10.02
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74151A2024.09.301. 실험 개요 1.1. 실험 목적 이 실험의 목적은 멀티플렉서를 이용하여 비교기와 패리티 발생기를 설계하고 그 회로를 시험하는 것이다. 또한 2*N 입력의 진리표를 수행하기 위해 N입력 멀티플렉서를 이용하는 것이 목적이다."멀티플렉서는 N개의 입력 데이터에서 1개의 입력만을 선택하여 단일 채널로 전송하는 회로이다. 이를 통해 여러 개의 회로가 단일 회선을 공동으로 이용하여 신호를 전송할 수 있다. 멀티플렉서의 논리식은 Y = ̄S(D₀̄AB + D₁̄A̅B + D₂A̅B + D₃AB)로 표현할 수 있다. 이는 디코더와 유사한 동...2024.09.30
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전감산기 Verilog 설계2024.10.181. 전가산기 설계 1.1. 실습 목적 전가산기 설계의 실습 목적은 전가산기를 설계하는 과정을 통해 조합 논리회로를 VHDL로 설계하는 방법을 공부하는 것이다. 또한 이 실습을 통해서는 if~then~elsif~end if(VHDL) 형식과 다양한 방법으로 전가산기를 설계하는 법을 배울 수 있다. 1.2. 전가산기의 진리표 전가산기의 진리표는 3비트의 이진 입력 x, y, z와 2비트의 이진 출력 C(carry), S(sum)로 구성되어 있다. 이때 입력 x, y, z는 각각 한 자리 이진수를 나타내고, 캐리 C는 윗자리로 올라가...2024.10.18