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광운대학교 전기공학실험 M2. 아날로그 및 디지털 기초 회로 응용 결과레포트2024.12.311. KCL 및 KVL 확인 실험을 통해 KCL(Kirchhoff's Current Law)과 KVL(Kirchhoff's Voltage Law)을 확인했습니다. 아두이노 프로그램으로 측정한 전압과 전류 값이 수작업 측정 결과와 거의 일치하여, 아두이노를 활용한 실시간 측정이 효율적임을 알 수 있었습니다. 다만 아두이노 전원 전압의 정확성과 저항 값의 오차로 인해 약간의 차이가 발생했는데, 이를 보완하기 위해 실측값을 코드에 반영하는 등의 방법을 고려해볼 수 있습니다. 2. 반가산기 및 전가산기 구현 반가산기와 전가산기 회로를 TT...2024.12.31
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홍익대학교 집적회로 최종 프로젝트2025.05.151. 1비트 전가산기 논리회로 분석 및 변환 NAND 게이트, NOR 게이트, 인버터만 사용할 수 있는 Microwind 프로그램의 특성상 회로도를 NAND 게이트, NOR 게이트, 인버터로 구성된 회로도로 변경하였다. Cout을 구성하는 2개의 AND 게이트와 1개의 OR 게이트를 3개의 NAND 게이트로 변경하였고, XOR 게이트를 2개의 NAND 게이트, 1개의 NOR 게이트, 2개의 인버터로 변경하였다. 최종적으로 7개의 NAND 게이트, 4개의 인버터, 2개의 NOR 게이트로 구성된 1비트 전가산기 회로를 설계하였다. 2....2025.05.15
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아날로그 및 디지털 회로 설계 실습 결과보고서 - 4-bit adder 회로설계2025.05.151. 4-bit adder 회로 설계 이번 설계 실습에서는 기본적인 전가산기를 설계한 후 이를 응용하는 실습을 진행하였다. 다만, 제목에서는 4bit adder의 회로였으나 실제 실습 시에는 A0A1 + B0B1을 실행하는 2bit adder를 구현하였다. 이 과정에서, carry bit로 인한 영향과, output으로 나타나는 덧셈 결과를 LED의 점등으로 확인하며 진행하였다. 실제로 실습을 진행하며 입력하는 값에 맞게 계산하여 출력을 예측하여 미리 진리표를 작성하고 실습을 진행하였는데, 실제 나타난 값 역시 이와 같은 값이 나타...2025.05.15
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아날로그 및 디지털 회로 설계실습 예비보고서 11주차2025.01.171. 조합논리회로 설계 이 실습에서는 조합논리회로의 설계 방법을 이해하고, 조합논리회로의 한 예로 가산기 회로를 설계하는 것을 목적으로 합니다. 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 간소화된 불리언 식을 구합니다. 이를 바탕으로 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하며, XOR 게이트를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계합니다. 마지막으로 1-bit 가산기 회로를 이용하여 2-bit 가산기 회로를 구성합니다. 1. 조합논리회로 설계...2025.01.17
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홍익대_디지털논리회로실험_5주차 예비보고서_A+2025.01.151. 전가산기 전가산기는 입력 3개를 받아 2개의 결과를 출력한다. 이때 입력에는 자리올림수가 포함되어있다고 생각할 수 있다. 전가산기는 3개의 입력을 이진수로 더해 이진수 결과로 나타내준다. 은 이진수로 합한 결과의 2^1의 자리를 표현한다. 그러므로 입력값 3개 중 2개 이상이 1일 경우에만 = 1이여야한다. 이를 = AB+ (A⊕B으로 구현했다.∑는 이진수로 합한 결과의 2^0의 자리를 표현하므로 입력값 3개 중 1개 또는 3개가 1일 때, 즉 1이 홀수개일 때만 ∑ = 1이여한다. 이를 ∑ = (A⊕B으로 구현했다. 2....2025.01.15
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[A+보장]한양대에리카A+맞은 레포트,논리회로설계및실험2025.01.151. 반가산기 반가산기는 2진수 한자리를 덧셈하여서 Carry값과 Sum의 결과를 출력한다. 구조는 출력2개와 입력2개로 구성되어 있으므로 가산기의 기본적인 기능을 수행 가능하다. Sum은 두 Bit를 합한 것을 의미하고, Carry는 상위 비트로 올라갈 때의 자리를 올려주는 수를 의미한다. 반가산기의 진리표를 확인하고, 회로를 구현할 수 있다. 2. 전가산기 전가산기는 반가산기에서 Carry를 입력에 추가하면 전가산기의 구조가 나온다. 각각의 bit와 전의 bit에서 올라오는 Carry의 덧셈 연산이라고 불린다. Cin(Carry...2025.01.15
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아날로그및디지털회로설계실습_4bit-Adder_결과보고서2025.05.051. 2-Bit Adder 회로 설계 본 설계실습은 2-Bit Adder 설계, 측정, 분석하는 실험이었습니다. Full Adder 두 개를 연결하여 2-Bit를 계산할 수 있는 회로를 설계하였고, 회로도는 다음과 같습니다. 검산을 위해 2Bit Adder의 각 출력 부분들의 불리언식과, 이진 덧셈식을 구하였습니다. 이 식들로 측정값을 검산 해본 결과 정확히 일치하는 것을 확인하였으며, 실험을 통해 조합논리회로의 설계 방법을 이해할 수 있었습니다. 또한 얻은 데이터를 이용해 2-Bit Adder의 8가지 다른 입력에 대한 진리표를 ...2025.05.05
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한양대 Half adder & Full adder2025.05.041. 반가산기 (Half adder) 반가산기는 기본적인 덧셈 연산을 하는 장치로, 입력 2개(a,b)와 출력 2개(c,s)로 구성됩니다. 출력 C는 Carry로 상위 비트로 올라가는 자리 올림 수를 의미하고, 출력 S는 Sum으로 두 비트의 합을 나타냅니다. 반가산기는 OR, NOT, AND 등의 게이트를 활용해 회로를 구성할 수 있습니다. 2. 전가산기 (Full adder) 전가산기는 이진수의 한 자릿수를 연산하고, 하위 비트에서 올라오는 자리올림수 입력을 포함하여 출력합니다. 전가산기는 입력 Cin, A, B와 출력 Cout...2025.05.04
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Semiconductor Device and Design2025.05.101. CMOS process design rules CMOS 설계 규칙은 특정 공정을 사용하여 제조할 회로의 물리적 마스크 레이아웃이 준수해야 하는 일련의 기하학적 제약 조건 또는 규칙입니다. 주요 목적은 가능한 한 작은 실리콘 영역을 사용하면서도 전반적인 수율과 신뢰성을 달성하는 것입니다. 이러한 규칙에는 금속 및 폴리-Si 상호 연결과 같은 최소 허용 선폭, 최소 기능 치수, 두 개의 이러한 기능 사이의 최소 허용 간격 등이 포함됩니다. 이러한 설계 규칙은 CMOS 인버터의 NMOS와 PMOS 트랜지스터 사이의 간격을 결정합니다...2025.05.10
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중앙대학교 아날로그및디지털회로설계실습 4-bit Adder 회로 설계2025.05.101. 전가산기 회로 논리회로에서 전가산기 회로를 구성하여 실험하였다. 전가산기 회로는 A(피가수), B(가수), Cin(자리올림수)의 입력과 S(합), Cout(자리올림수) 출력으로 되있다. 전가산기의 예비보고서에서 확인했던 것처럼 불리언 식 Cout은 A ⊕ B ⊕ Cin이고, S의 경우는 A ⊕ B ⊕ Cin이 된다. 식에 따라 다르게 하여 실험을 진행하였는데 첫 번째 실험에서는 NOT, AND, OR gate으로 전가산기를 구성하였고, 두 번째 실험에서는 XOR, AND, OR gate를 사용하여 전가산기를 구성하였다. 입력과...2025.05.10
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