고려대학교 디지털시스템실험 A+ 6주차 결과보고서
2025.05.10
1. SR Latch
SR Latch 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. SR Latch의 동작 원리와 특성을 이해할 수 있었습니다.
2. D Flip Flop
D Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. D Flip Flop의 동작 원리와 특성을 이해할 수 있었습니다.
3. JK Flip Flop
JK Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다....
