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가산기, 감산기 예비보고서2025.04.271. OP-AMP 증폭실험 이 실험의 목적은 OP-AMP 회로의 기본 동작 원리를 이론적으로 해석하고, 기본 회로의 동작을 이해하는 것입니다. 이를 바탕으로 실험 회로를 구성하고 실험 결과를 통해 이론에서 해석했던 내용을 확인하는 것입니다. 2. 연산 증폭기의 기초 이론 연산 증폭기는 고 이득 전압증폭기이며, 두 개의 입력단자와 한 개의 출력단자를 갖습니다. 연산증폭기는 두 입력단자 전압간의 차이를 증폭하는 차동증폭기로 구성되어 있습니다. 연산증폭기를 사용하여 사칙연산이 가능한 회로를 구성할 수 있으므로 '연산증폭기'라고 부릅니다....2025.04.27
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[논리회로실험] 실험3. 가산기&감산기 결과보고서2025.05.051. 반가산기 반가산기는 두 개의 입력값 비트를 더해 합 S와 Co의 값이 출력되므로 입출력이 각각 2개 있다. 이때 S는 합이고 Co은 자리올림을 나타낸다. 진리표는 예비보고서의 예상 결과 값과 동일하게 나왔다. 2. 전가산기 전가산기 회로의 구성은 반가산기 두 개를 사용하고 이에 OR 게이트를 추가로 사용하였다. 반가산기와의 차이는 올림수를 처리한다는 것인데 이로인해 자리올림수 Ci가 추가됨을 알 수 있다. 진리표는 실험1과 마찬가지로 예비보고서의 결과 값과 동일하게 나왔다. 3. 반감산기 반감산기는 한 자리 2진수를 뺄셈하여 ...2025.05.05
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아주대학교 A+전자회로실험 실험1 예비보고서2025.05.091. 연산 증폭기(OP Amp) 연산 증폭기(OP Amp)는 두 개의 입력단(-IN, +IN)과 한 개의 출력단(OUT)을 갖는 단위 소자다. 입력과 출력은 V_out = A_v(V_+in - V_-in)의 관계를 가지고 두 입력 신호의 전압차를 증폭하는 차동 선형 증폭기이다. 연산 증폭기라고 불리는 이유는 이를 이용해 여러 가지 연산이 가능하도록 회로를 구성할 수 있기 때문이다. 2. 부궤환 증폭기(Negative Feedback Amplifier) 출력을 입력으로 되돌리는 것을 궤환(feedback)이라고 한다. 출력이 입력에 ...2025.05.09
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A+ / 디지털시스템설계 가/감산기 실험보고서2025.05.131. 프로그래머블 반 가/감산기 A입력의 반전 유무에 따라 가산기와 감산기로 동작하며, XOR 게이트의 특성을 이용하여 두 회로를 하나로 합쳐 반가감산기 회로를 구성할 수 있다. 실험을 통해 이를 확인하고 이해할 수 있었다. 2. 프로그래머블 전 가/감산기 프로그래머블 전 가/감산기는 제어신호에 따라 가산기와 감산기로 동작할 수 있는 회로이다. 실험을 통해 이를 확인하고 이해할 수 있었다. 3. 4비트 병렬 가산기 7483 IC 소자를 이용하여 4비트 병렬 가산기를 구성하고, 입출력 관계를 실험적으로 확인할 수 있었다. 입력을 피가...2025.05.13
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전기및디지털회로실험 실험6 결과보고서2025.01.121. 논리조합회로 설계 실험을 통해 논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 방법을 익히고, 불필요하게 복잡한 논리함수를 단순화시키는 카르노맵 활용법과 돈케어 조건 다루는 방법을 실습하였다. 또한 조합논리회로 설계의 예로 덧셈기(가산기)의 회로를 구현하여 반가산기와 전가산기의 기본동작을 이해하고 실제 회로설계에 적용하는 능력을 키웠다. 2. 논리회로 설계 및 구현 실험을 통해 주어진 조건을 만족시키는 부울함수를 구하기 위해 카르노맵과 don't care condition을 사용하여 SOM 형태의 부울대수식을 얻고, 이...2025.01.12
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