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[결과보고서] 3.스텝 모터 구동기 7page2025.04.251. 범용 이동 레지스터 (74HC194) 범용 이동 레지스터(74HC194)가 단극 스텝 모터의 컨트롤러로써 사용되며, 전원을 끈 상태에서 구동회로를 구성하고 출력단에 LED 회로를 추가하여 스텝 모터의 동작을 확인하였다. 스텝 모터는 CLK, S0, S1 핀으로 조정되며, S0와 S1 스위치를 닫고 CLR에 전압을 가해주면 Parallel load 입력이 그대로 출력되어 QA와 QB에 해당하는 LED 램프가 켜지는 것을 확인하였다. 1. 범용 이동 레지스터 (74HC194) 범용 이동 레지스터 74HC194는 디지털 회로 설계에...2025.04.25
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물리2 및 실험 - 자유낙하실험 결과보고서 [해당과목 학점 A+]2025.04.251. 자유낙하실험 실험결과 속도-시간 그래프의 기울기로 얻은 중력가속도들의 평균과 실험 위치에서의 이론값 중력 가속도와 비교하였을 때 0.8%의 오차율을, 표에서 구한 가속도의 평균값의 평균과는 0.9%의 오차율을 나타내었다. 오차 발생의 대표적인 원인은 수행자의 실수로 야기된 피켓펜스의 간격 변화라고 생각한다. 컴퓨터 소프트웨어에 프로그래밍 된 피켓펜스의 간격은 5cm이지만, 수행자가 피켓펜스를 낙하시킬 때 정확히 90도를 지키기 어려워 피켓펜스가 비스듬히 떨어지면서 실제 간격이 5cm보다 작게 인식되어 오차가 발생했을 것이다. ...2025.04.25
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[일반생물학실험]체세포 분열 관찰2025.04.251. 체세포 분열 체세포 분열은 1개의 세포가 2개의 세포로 갈라져 세포의 개수가 늘어나는 생명현상입니다. 이 과정에서 분열되는 세포를 '모세포', 분열 결과 새로 생겨난 세포를 '딸세포'라고 합니다. 딸세포는 모세포와 같은 수의 염색체를 가지고 있습니다. 체세포 분열은 생장 또는 결손부위의 보충을 의미하며, 수정란에서는 세포분열이 되어가면서 세포의 수가 증가해가는 동안의 세포의 분화를 의미하기도 합니다. 2. 체세포 분열 주기 체세포 분열 주기는 전기, 중기, 후기, 말기의 4단계로 이루어집니다. 전기에는 핵 속의 염색사가 염색체...2025.04.25
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[예비보고서] 11.카운터 설계2025.04.251. 4진 비동기 카운터 교재 이론부의 그림 14-2는 2개의 JK Flip Flop을 이용한 4진 비동기 카운터를 나타낸다. 입력 클럭 펄스 2개마다 Q1 출력은 1개의 펄스를 만들게 되며, Q1 펄스 신호 2개마다 Q2 출력은 1개의 펄스를 만들 것이다. 즉, 1MHz 펄스가 입력된다면 Q1 신호의 주파수는 주파수가 절반이 되므로 0.5MHz, Q2 신호의 주파수는 Q1 신호 주파수의 절반이 되므로 0.25MHz이다. 2. 8진 비동기 카운터 설계 11-3-1에서 설계한 4진 비동기 카운터는 2개의 JK Flip Flop으로 구...2025.04.25
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[예비보고서] 10.7-segment, Decoder 회로설계2025.04.251. 7-segment 회로 설계 예비 보고서에서는 7-segment와 Decoder 회로 설계에 대해 다루고 있습니다. 먼저 7-segment/Decoder의 진리표를 작성하고, Karnaugh map을 이용하여 각 출력 신호의 불리언 식을 구했습니다. 그리고 이를 바탕으로 74LS47 Decoder를 이용한 7-segment 구동 회로를 설계하였습니다. 이를 통해 7-segment 디스플레이 구현을 위한 기본적인 회로 설계 방법을 확인할 수 있습니다. 1. 7-segment 회로 설계 7-segment 회로 설계는 디지털 전자 ...2025.04.25
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[예비보고서] 9.4-bit Adder 회로 설계2025.04.251. 전가산기 설계 전가산기에 대한 진리표를 작성하고, Karnaugh map을 이용하여 간소화된 SOP 또는 POS 형태의 불리언식을 구했습니다. 이를 바탕으로 AND, OR, NOT 게이트를 이용한 논리 회로를 설계하였고, 더 간소화된 XOR 게이트를 활용한 다단계 조합 논리 회로를 설계하였습니다. 마지막으로 2비트 가산기 회로를 설계하였습니다. 1. 전가산기 설계 전가산기는 디지털 회로 설계에서 매우 중요한 기본 구성 요소입니다. 전가산기는 두 개의 이진수를 입력받아 합과 자리올림수를 출력하는 회로입니다. 이를 통해 더 복잡한...2025.04.25
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[예비보고서] 8.래치와 플립플롭2025.04.251. RS 래치 RS 래치는 Set과 Reset 입력을 가지고 있으며, CLK가 0일 때는 이전 출력이 유지되고 CLK가 1일 때는 입력에 따라 동작이 결정됩니다. R=1이면 Q(t+1)=1이 되어 Reset 상태가 되고, S=1이면 Q(t+1)=0이 되어 Set 상태가 됩니다. 또한 R=S=1은 정의되지 않으며, R=S=0은 CLK=0인 경우와 마찬가지로 이전 출력이 유지됩니다. 1. RS 래치 RS 래치는 디지털 회로에서 널리 사용되는 기본적인 메모리 소자입니다. 이 소자는 두 개의 상호 연결된 NOR 게이트로 구성되어 있으며,...2025.04.25
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[예비보고서] 7.논리함수와 게이트2025.04.251. XNOR 게이트 설계 및 특성 분석 XNOR 게이트는 두 입력이 모두 0이거나 모두 1일 때, 즉 서로 같을 때 1이 출력된다. 논리연산을 이용하여 생각하면 출력 X = AB+A'B'이며, 진리표와 게이트를 설계한 회로도는 다음과 같다. 2. AND 게이트와 OR 게이트의 입출력 시간 딜레이 측정 Low와 High, Vcc를 0V, 5V, 5V로 설정한다. 논리 게이트의 두 입력 단자 중에서 하나는 Low 또는 High로 Fixed 시키고, 나머지 단자에 Function Generator로 적당한 주기의 구형파를 인가한다. 오...2025.04.25
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[예비보고서] 5.전압 제어 발진기 (VCO)2025.04.251. 슈미츠 회로의 특성 본 실습에서 IC로 UA741 Op amp를 이용한다. 목적은 전압제어 발진기(VCO: Voltage Controlled Oscillator)를 설계하고 전압을 이용한 발진 주파수의 제어를 확인하는 것이다. 이 때 적분기 회로에 인가되는 전압의 크기에 따라 출력 전압이 일정한 값에 도달하는 시간이 변하는 것을 이용하여 주파수를 제어한다. Large signal voltage gain 로 주어진 UA741의 반전 및 비반전 입력 단자를 virtual short로 간주할 수 있어 일반적인 적분기 회로의 구성에 ...2025.04.25
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신호 발생기 설계 실습2025.04.251. Wien bridge 회로 Wien bridge 회로에서 V+와 V-의 관계식을 구하고, 이를 이용하여 1.63kHz에서 발진하는 Wien bridge 회로를 설계하였습니다. 이를 통해 Wien bridge 회로의 Op-amp에 대한 두 입력이 virtual short 되어 있음을 확인할 수 있었습니다. 2. 발진 조건 만족 발진 조건을 만족하는 R1, R2 값을 구하고, Wien bridge oscillator를 설계하였습니다. Pspice 시뮬레이션을 통해 1.48kHz의 발진 주파수를 확인하였고, 이는 목표 주파수 1.6...2025.04.25
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