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부산대 기초전기전자실험 3주차 결과2024.09.221. 노드해석 1.1. 각 노드 a, b, c의 전압 계산 각 노드 a, b, c의 전압 계산은 다음과 같다. 키르히호프의 전압 법칙에 따라 노드 a에 연결된 전압원 V1과 저항 R1, R2에 걸리는 전압의 합은 0이 된다. 따라서 V_a = V1 = 10V이다. 노드 b에 연결된 전압원 V2와 저항 R2, R3에 걸리는 전압의 합은 0이 된다. 따라서 V_b = V_c + V2 = V_c + 5V이다. 노드 c에 연결된 저항 R3에 흐르는 전류 I_3와 노드 b의 전압 V_b를 이용하여 옴의 법칙을 적용하면 V_c = V_...2024.09.22
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부산대 기초전기전자실험1 5주차2024.10.281. 결과 보고서 1.1. RC 회로 1.1.1. 임피던스와 위상각 RC 회로의 임피던스와 위상각은 다음과 같다. RC 회로에서 저항 R과 콘덴서 C가 직렬로 연결되어 있을 때, 전체 임피던스 Z와 전압과 전류의 위상차 θ는 다음과 같이 계산된다. 전체 임피던스 Z는 다음 식으로 구할 수 있다. Z = √(R^2 + (1/ωC)^2) 여기서 ω는 각주파수이다. 전압과 전류의 위상차 θ는 다음과 같이 계산된다. θ = tan^-1(1/ωRC) 즉, 저항 R과 콘덴서 C의 값에 따라 전체 임피던스와 위상차가 달라진다. 저항...2024.10.28
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Verilog 시계2024.12.191. 프로젝트 목적 1.1. Alarm Clock Module 설계 Alarm Clock Module 설계는 프로젝트의 핵심 부분이다. Alarm Clock Module은 시간, 분, 초를 표시하고 사용자가 원하는 알람 시간을 설정할 수 있도록 한다. 이를 위해 시간, 분, 초를 각각 표현할 수 있는 레지스터와 알람 시간을 설정할 수 있는 레지스터를 선언하였다. 요일 표현을 위해 날짜를 나타내는 date 출력포트와 요일을 변경할 수 있는 daydate 레지스터를 선언하였다. 오후 12시가 되면 daydate 값을 1 증가시켜 ...2024.12.19
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verilog 시계2025.06.051. 프로젝트 목적 Verilog를 이용하여 알람 기능과 스톱워치 기능이 탑재된 디지털 시계를 설계하는 것이 이 프로젝트의 목적이다. 요일 표현, 알람 시간과 현재 시간의 차이 계산 등의 추가 기능도 구현할 것이다. Alarm Clock Module은 시간, 분, 초 및 AM/PM을 나타내는 레지스터와 알람 시간을 설정하는 레지스터로 구성된다. 시간이 증가할 때마다 초가 60이 되면 분이 1 증가하고, 분이 60이 되면 시간이 1 증가하는 방식으로 동작한다. 12시를 기준으로 AM/PM이 전환되며, AM/PM이 바뀔 때 요일도 1...2025.06.05