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Verilog 시계2024.12.191. 프로젝트 목적 1.1. Alarm Clock Module 설계 Alarm Clock Module 설계는 프로젝트의 핵심 부분이다. Alarm Clock Module은 시간, 분, 초를 표시하고 사용자가 원하는 알람 시간을 설정할 수 있도록 한다. 이를 위해 시간, 분, 초를 각각 표현할 수 있는 레지스터와 알람 시간을 설정할 수 있는 레지스터를 선언하였다. 요일 표현을 위해 날짜를 나타내는 date 출력포트와 요일을 변경할 수 있는 daydate 레지스터를 선언하였다. 오후 12시가 되면 daydate 값을 1 증가시켜 ...2024.12.19
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verilog 시계2025.06.051. 프로젝트 목적 Verilog를 이용하여 알람 기능과 스톱워치 기능이 탑재된 디지털 시계를 설계하는 것이 이 프로젝트의 목적이다. 요일 표현, 알람 시간과 현재 시간의 차이 계산 등의 추가 기능도 구현할 것이다. Alarm Clock Module은 시간, 분, 초 및 AM/PM을 나타내는 레지스터와 알람 시간을 설정하는 레지스터로 구성된다. 시간이 증가할 때마다 초가 60이 되면 분이 1 증가하고, 분이 60이 되면 시간이 1 증가하는 방식으로 동작한다. 12시를 기준으로 AM/PM이 전환되며, AM/PM이 바뀔 때 요일도 1...2025.06.05